CN201177811Y - 一种数据处理系统及其构成的asic芯片 - Google Patents

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CN201177811Y CNU2007200810451U CN200720081045U CN201177811Y CN 201177811 Y CN201177811 Y CN 201177811Y CN U2007200810451 U CNU2007200810451 U CN U2007200810451U CN 200720081045 U CN200720081045 U CN 200720081045U CN 201177811 Y CN201177811 Y CN 201177811Y
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宗竹林
何春
刘辉华
李磊
饶全林
张�林
刘伟
李蜀霞
黎亮
周婉婷
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Abstract

一种数据处理系统及其构成的ASIC芯片，包括至少一个数据处理系统，所述数据处理系统包括第一加法器、第二加法器、第三加法器、第一乘法器、第二乘法器、第三乘法器，第一加法器与第一乘法器通过总线相连，第二加法器与第二乘法器通过总线相连，第三加法器与第三乘法器通过总线相连。本实用新型是对类似于(a+bi)*(c+di)的复数运算进行优化，使优化后的结果中出现相同的乘法部分，从而使用一个乘法器公用，完成相同的乘法部分运算，和常见的处理系统相比，能够减少乘法器的数量，提高系统的处理能力；由这样的数据处理系统构成的ASIC芯片，在大规模的复数运算中，效果更为显著，本实用新型主要应用于雷达信号处理中。

Description

一种数据处理系统及其构成的ASIC芯片
技术领域
本实用新型涉及一种数据处理系统及相关芯片，具体地说，是涉及一种运用于雷达信号处理中数据处理系统及其构成的ASIC芯片。
背景技术
在雷达信号处理中，复数乘运算是一个非常重要的操作过程。在进行信号运算时，有多组类似(a+bi)*(c+di)＝(ac-bd)+i*(bc+ad)的乘法运算过程，当所用的乘法器越多、处理的数据位数越宽，芯片的面积就越大，处理速度就越慢，这样不仅硬件资源消耗很大，而且系统的数据处理能力也受到很大影响。因此，要适应信号处理实时性和系统小型化要求，就要求提高信号处理速度，减小芯片面积，其中一个有效的途径是，减少乘法器的个数。
实用新型内容
本实用新型所解决的问题是提供一种能够减少乘法器的数据处理系统及其构成的ASIC芯片，在进行相同的数据处理时，能够大大减少乘法器的数量，提高系统的处理效率。
为了实现上述目的，本实用新型提供了一种数据处理系统，包括第一加法器、第二加法器、第三加法器、第一乘法器、第二乘法器、第三乘法器，第一加法器与第一乘法器通过总线相连，第二加法器与第二乘法器通过总线相连，第三加法器与第三乘法器通过总线相连。
本实用新型提供了一种ASIC芯片，至少包括一个上述的数据处理系统。
本实用新型的设计思想是通过优化乘法运算来减少乘法器个数，减小芯片面积，提高芯片处理速度。在雷达数据处理中，经常遇到类似(a+bi)*(c+di)＝(ac-bd)+i*(bc+ad)的乘法运算，其处理方式大都是直接对结果使用乘法器来完成运算，本实用新型中，处理(a+bi)×(c+di)＝(ac-bd)+i×(bc+ad)这样的复数运算，运用的设计原理为：把结果分为实部和虚部，即ac-bd和bc+ad，实部和虚部各由两个数组成，把这两个数分解开来，可以组成另外四个数，实部：ab、cd、ad、bc，虚部：ab、bd、ac、cd，优化后的实部等于优化前的实部先加后减分解原实部得到的四个数中的任意同一个数，优化后的虚部等于优化前的虚部先加后减分解原虚部得到的四个数中任意同一个数，而优化后的实部和优化后的虚部合并即为优化后的整个运算的结果，这时优化后的结果中即会出现两个相同的乘法部分，比如，实部：ac-bd+ad-ad，也可以写成a(c-d)+d(a-b)；虚部：bc+ad+bd-bd，也可以写成b(c+d)+d(a-b)，则优化后的结果即为：
[a(c-d)+d(a-b)]+i[b(c+d)+d(a-b)]
这时从硬件系统上来看，共有下列四个乘法器：
a(c-d)、d(a-b)、b(c+d)、d(a-b)，其中，出现两个d(a-b)，硬件上只需要用一个乘法器即可实现，即实际上系统中只需要a(c-d)、d(a-b)、b(c+d)三个乘法器就能实现整个运算的结果，从而减少一个乘法器。通过这样的优化方法，既可以减少乘法器的数量，节约硬件资源，又能使系统的处理能力大大提高。
使用这样的数据处理系统组成的ASIC芯片，运用在大规模的复数运算中，更能大大节约乘法器的数量，大大提高系统处理数据的效率，使得本实用新型的效果更为明显。本实用新型主要应用于雷达信号处理中。
通过以下结合附图、具体实施方式对本实用新型进行详细描述后，本实用新型的其他特点、优点将会更加明显。
附图说明
图1为现有技术的系统框图。
图2为本实用新型-实施例的系统框图。
具体实施方式
下面结合附图详细描述本实用新型的具体实施方式。
以雷达信号处理中最常见的复数运算为例说明本实用新型的优点及特点。
运算式子：(a+bi)*(c+di)＝(ac-bd)+i*(bc+ad)(1)
图1为现有技术的系统框图，可见，用硬件实现上述式子(1)的结果，整个系统需要ac、bd、bc、ad四个乘法器。
图2为本实用新型的系统框图，使用本实用新型计算公式(1)
对公式(1)进行优化可得：
(a+bi)*(c+di)＝[a(c+d)-d(a+b)]+i[b(c-d)+d(a+b)](2)
从公式(2)中看出，硬件实现只需要三个乘法器，分别为d(a+b)、b(c-d)、a(c+d)，和现有技术相比，减少了1/4的乘法器，使得系统的处理速度明显提高。
系统运算过程为：总线a和总线b将数据输入第一加法器1，得到结果a+b，将结果a+b和数据d输入第一乘法器4，得到第一部分结果d(a+b)；数据c和数据d输入到第二加法器2，得到结果c-d，将数据c-d和b输入到第二乘法器5，得到第二部分结果b(c-d)；数据c和d通过其相应的数据输入总线输入到第三加法器3，得到结果c+d，将c+d和a输入到第三乘法器6，得到第三部分结果a(c+d)；将三部分结果合并，即得到(a+bi)×(c+di)的结果。
使用大量这样的数据处理系统构成的ASIC芯片，可以同时进行大规模的复数运算，既可以大大减少乘法器的数量，节省了硬件资源，又大大提高了系统的数据处理能力。

Claims (2)

1.一种数据处理系统，其特征在于，数据处理系统包括第一加法器(1)、第二加法器(2)、第三加法器(3)、第一乘法器(4)、第二乘法器(5)、第三乘法器(6)，第一加法器(1)与第一乘法器(4)通过总线相连，第二加法器(2)与第二乘法器(5)通过总线相连，第三加法器(3)与第三乘法器(6)通过总线相连。
2.一种ASIC芯片，其特征在于，所述ASIC芯片包括至少一个权利要求1所述的数据处理系统。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102063411A (zh) * 2009-11-17 2011-05-18 中国科学院微电子研究所 一种基于802.11n的FFT/IFFT处理器

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