CN116155843B - 一种基于pynq的脉冲神经网络芯片数据通信方法及系统 - Google Patents

一种基于pynq的脉冲神经网络芯片数据通信方法及系统 Download PDF

Info

Publication number
CN116155843B
CN116155843B CN202310050275.5A CN202310050275A CN116155843B CN 116155843 B CN116155843 B CN 116155843B CN 202310050275 A CN202310050275 A CN 202310050275A CN 116155843 B CN116155843 B CN 116155843B
Authority
CN
China
Prior art keywords
data
state
module
uplink
downlink
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310050275.5A
Other languages
English (en)
Other versions
CN116155843A (zh
Inventor
曹健
王炫
王源
钟毅
陈�光
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN202310050275.5A priority Critical patent/CN116155843B/zh
Publication of CN116155843A publication Critical patent/CN116155843A/zh
Application granted granted Critical
Publication of CN116155843B publication Critical patent/CN116155843B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9063—Intermediate storage in different physical parts of a node or terminal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L49/00—Packet switching elements
    • H04L49/90—Buffering arrangements
    • H04L49/9084—Reactions to storage capacity overflow
    • H04L49/9089—Reactions to storage capacity overflow replacing packets in a storage arrangement, e.g. pushout
    • H04L49/9094—Arrangements for simultaneous transmit and receive, e.g. simultaneous reading/writing from/to the storage element
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/08—Protocols for interworking; Protocol conversion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/12—Protocol engines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Security & Cryptography (AREA)
  • Communication Control (AREA)

Abstract

本发明涉及一种基于PYNQ的脉冲神经网络芯片数据通信方法及系统，分别设置上、下行FIFO处理过程并结合运用DMA存取模块，使用ZYNQ PS替代现有技术方案使用的上位机，提高系统便携性和产品供应稳定性，使用FIFO缓存器替代现有技术方案使用的BRAM，能够大幅节省脉冲神经网络芯片数据通信过程中的FPGA BRAM资源占用，且能够实现数据帧在FIFO缓存器中存入与取出同时进行，有效降低数据传输时间，实现较好的数据传输性能。

Description

一种基于PYNQ的脉冲神经网络芯片数据通信方法及系统
技术领域
本发明涉及神经网络芯片及芯片数据通信技术领域，尤其涉及一种基于PYNQ的脉冲神经网络芯片数据通信方法及系统。
背景技术
脉冲神经网络(Spiking Neural Network，SNN)属于第三代人工神经网络，其模拟大脑工作模式，输入输出为稀疏离散脉冲，神经元对输入脉冲进行累积，当达到阈值时，进行脉冲发放。基于该机制，脉冲神经网络具有低功耗、低延时的优点。
为了更好的实现脉冲神经网络功能，通常会选择对应脉冲神经网络工作特点针对性构建专用的脉冲神经网络芯片，例如PAICORE芯片。在实际使用过程中，需要针对脉冲神经网络芯片与上位机之间的数据通信构建开发专用的数据通信系统，以实现上、下行数据的正常传输。
现有的脉冲神经网络芯片数据通信系统，例如PAICORE芯片的数据通信系统，通常使用通用PC或特定的模组系统(例如Nvidia jetson NX)作为主控模块，将数据帧发送至BRAM后再从BRAM取出所需数据帧发送至脉冲神经网络芯片。现有的数据通信方式存在以下问题：
(1)使用通用PC的主控模块便携性较差，不能适用于移动场景下应用；采用特定的模组系统作为主控模块由于技术限制存在产品供应不稳定性；
(2)现有数据通信过程中必须占用大量的FPGA BRAM资源，严重影响系统的可扩展性；
(3)数据传输过程中必须执行数据帧发送至BRAM和从BRAM取出数据帧两个分别独立的操作，降低了数据传输效率，增加了数据传输时间；
(4)在处理的数据帧数量较大时，需要控制数据帧分批次发送至FPGA，增加了数据传输管理和维护的难度。
因此，现有的数据通信方法及系统不能完全适应脉冲神经网络芯片的工作要求，需要开发一种新的数据通信方法及系统。
发明内容
为解决现有技术的不足，本发明提出一种基于PYNQ的脉冲神经网络芯片数据通信方法及系统，使用ZYNQ PS代替现有技术方案使用的通用PC或特定模组系统作为主控模块，能够提高系统的便携性和产品供应稳定性；使用FIFO缓存器替代现有技术方案使用的BRAM，能够大幅节省脉冲神经网络芯片数据通信过程中的FPGA BRAM资源占用，且能够实现数据帧在FIFO缓存器中存入与取出同时进行，有效降低数据传输时间，实现较好的数据传输性能。
为实现以上目的，本发明所采用的技术方案包括：
一种基于PYNQ的脉冲神经网络芯片数据通信方法，其特征在于，包括：
S1、获取下行数据帧，主控模块将下行数据帧存储至DDR内存；
S2、设置数据下行状态为开始状态，同时第一存取模块将下行数据帧从DDR内存发送至下行FIFO模块；
S3、自下行FIFO模块读取下行数据帧，并将下行数据帧转换为目标格式数据；
S4、将目标格式数据发送至脉冲神经网络芯片，发送结束后设置数据下行状态为结束状态，并设置数据上行状态为开始状态。
进一步地，所述方法还包括：
S5、判断数据上行状态，当判断数据上行状态为开始状态，获取上行数据，将上行数据转换为输出帧，将输出帧存储至上行FIFO模块；
S6、判断脉冲神经网络芯片的工作状态是否为推理结束，当判断推理结束时，设置数据上行状态为结束状态；
S7、判断数据上行状态是否为结束状态，当判断数据上行状态为结束状态时，第一存取模块将上行FIFO模块中的输出帧存储至DDR内存；
S8、主控模块从DDR内存中获取输出帧，并设置数据上行状态为空闲状态。
进一步地，所述主控模块包括ZYNQ PS；
所述第一存取模块包括DMA存取模块。
进一步地，所述将下行数据帧转换为目标格式数据包括：
将64bit的下行数据帧拆分为两个32bit数据获得目标格式数据。
进一步地，所述将上行数据转换为输出帧包括：
将脉冲神经网络芯片输出的两个32bit数据拼接为一个64bit的输出帧。
本发明还涉及一种基于PYNQ的脉冲神经网络芯片数据通信系统，其特征在于，包括：
主控模块，用于执行系统驱动程序，控制脉冲神经网络芯片数据通信系统中其他模块工作；
DDR模块，用于存储下行数据帧和输出帧；
第一存取模块，用于连接DDR模块和上行FIFO模块、下行FIFO模块之间的数据搬运；
下行FIFO模块，用于缓存下行数据帧；
上行FIFO模块，用于缓存输出帧；
异步握手模块，用于连接脉冲神经网络芯片，并将下行数据帧转换为目标格式数据，以及将上行数据转换为输出帧；
状态寄存模块，用于保存数据下行状态和数据上行状态；
状态判断模块，用于判断数据下行状态和数据上行状态，以及判断脉冲神经网络芯片工作状态。
进一步地，所述主控模块包括ZYNQ PS。
进一步地，所述第一存取模块包括DMA存取模块。
进一步地，所述异步握手模块与脉冲神经网络芯片之间的接口协议为单轨两相异步握手协议。
本发明还涉及一种计算机程序产品，包括计算机程序和/或指令，其特征在于，该计算机程序和/或指令被处理器执行时实现权利要求1至5中任一项所述方法的步骤。
本发明的有益效果为：
采用本发明所述基于PYNQ的脉冲神经网络芯片数据通信方法及系统，使用FIFO缓存器替代现有技术方案使用的BRAM，能够大幅节省脉冲神经网络芯片数据通信过程中的FPGA BRAM资源占用，且能够实现数据帧在FIFO缓存器中存入与取出同时进行，有效降低数据传输时间，实现较好的数据传输性能。同时，本发明方法及系统采用ZYNQ PS作为主要控制模块，既可以满足低功耗、便携性的需要，还可以充分利用开放的相关技术资源，避免因技术限制导致产品断供。
附图说明
图1为本发明基于PYNQ的脉冲神经网络芯片数据通信方法流程示意图。
图2为本发明基于PYNQ的脉冲神经网络芯片数据通信系统结构示意图。
图3为本发明优选实施例的异步握手发送模块时序图。
图4为本发明优选实施例的异步握手接收模块时序图。
具体实施方式
为了更清楚的理解本发明的内容，将结合附图和实施例详细说明。
本发明第一方面涉及一种步骤流程如图1所示的基于PYNQ的脉冲神经网络芯片数据通信方法，包括：
S1、获取下行数据帧，主控模块将下行数据帧存储至DDR内存；
优选的，主控模块包括ZYNQ PS。
S2、设置数据下行状态为开始状态，同时第一存取模块将下行数据帧从DDR内存发送至下行FIFO模块；
优选的，第一存取模块包括DMA存取模块。
优选的，主控模块与第一存取模块之间采用AXI4协议作为接口协议。
优选的，第一存取模块与下行FIFO模块之间采用AXI Stream协议作为接口协议。
优选的，主控模块通过GPIO接口设置和读取并判断数据下行、上行状态。
S3、自下行FIFO模块读取下行数据帧，并将下行数据帧转换为目标格式数据。
具体的，异步握手模块由下行FIFO获取下行数据帧后，将64bit下行数据帧拆分为高32bit和低32bit两个数据，组合成为目标格式数据。
S4、将目标格式数据发送至脉冲神经网络芯片，发送结束后设置数据下行状态为结束状态，数据上行状态为开始状态。
具体的，状态判断模块判断下行FIFO的TLAST信号，当判断TLAST信号有效，表示发送结束，状态判断模块输出下行完成信号，状态寄存模块接收到该信号后，将数据下行状态设置为结束状态。
具体的，主控模块读取并判断数据下行状态，当数据下行状态为结束状态，设置数据上行状态为开始状态。
S5、判断数据上行状态，当判断数据上行状态为开始状态，获取上行数据，将上行数据转换为输出帧，将输出帧存储至上行FIFO模块；
具体的，状态判断模块接收状态寄存模块输出的数据上行状态并判断。
具体的，异步握手模块将相邻的两次传输期间接收到的32bit上行数据，拼接为64bit的输出帧发送。
S6、判断脉冲神经网络芯片工作状态，当判断脉冲神经网络芯片推理结束，设置数据上行状态为结束状态；
具体的，状态判断模块接收脉冲神经网络芯片输出的工作完成信号done和busy，并进行计数，当计数累计到N个时钟周期(N为脉冲神经网络芯片工作时间步数)，判断脉冲神经网络芯片推理结束，状态判断模块输出上行完成信号，状态寄存模块接收到该信号后，将数据上行状态设置为结束状态。
S7、判断数据上行状态，当判断数据上行状态为结束状态，第一存取模块将上行FIFO模块中的输出帧存储至DDR内存；
具体的，主控模块读取并判断数据上行状态。
S8、主控模块从DDR内存中获取输出帧，并设置数据上行状态为空闲状态。
本发明另一方面还涉及一种基于PYNQ的脉冲神经网络芯片数据通信系统，其结构如图2所示，包括：
主控模块，用于执行系统驱动程序，控制其他模块；
DDR模块，用于存储下行数据帧和输出帧；
第一存取模块，用于DDR模块和上、下行FIFO之间的数据搬运；
下行FIFO模块，用于缓存下行数据帧；
上行FIFO模块，用于缓存输出帧；
异步握手模块，用于连接脉冲神经网络芯片，并将下行数据帧转换为目标格式数据，以及将上行数据转换为输出帧；
状态寄存模块，用于保存数据下行状态和数据上行状态；
状态判断模块，用于判断数据下行状态和数据上行状态，以及判断脉冲神经网络芯片工作状态。
通过使用该系统，能够执行上述的运算处理方法并实现对应的技术效果。
优选的，所述主控模块包括ZYNQ PS。
优选的，所述第一存取模块包括DMA存取模块。
优选的，所述异步握手模块与脉冲神经网络芯片之间的接口协议为单轨两相异步握手协议。
具体的，所述异步握手模块包括异步握手发送模块和异步握手接收模块。
优选的，一种优选实施例下的异步握手发送模块的时序图如图3所示：
clk为时钟信号；
pre_valid和pre_ready为与前级模块(下行FIFO)的握手信号；
pre_data为接收到的来自前级模块的64bit数据；
post_request和post_acknowledge为与后级模块(脉冲神经网络芯片)的单轨两相异步握手信号；
ack_pluse为异步信号post_acknowledge经时钟同步后的跳变沿信号；
post_data为发送给后级模块的32bit数据；
当pre_valid和pre_ready同时为高，与前级模块完成握手并接收数据D1；
在下个时钟上升沿向后级模块发出传输请求信号(post_request跳变)，和数据信号D1_H(D1的高32bit)；
当接收到后级模块的应答信号(ack_pluse有效)，表示后级模块已完成接收D1_H；
在下个时钟上升沿向后级模块发出传输请求信号(post_request跳变)，和数据信号D1_L(D1的低32bit)；
当接收到后级模块的应答信号(ack_pluse有效)，表示后级模块已完成接收D1_L；
在下个时钟上升沿向前级模块发出ready信号(pre_ready拉高)，表示可以接收下一个数据。
优选的，一种优选实施例下的异步握手接收模块的时序图如图4所示：
clk为时钟信号；
pre_request和pre_acknowledge为与前级模块(脉冲神经网络芯片)的单轨两相异步握手信号；
pre_data为接收到的来自前级模块的32bit数据；
req_pluse为异步信号pre_request经时钟同步后的跳变沿信号；
post_ready和post_valid为与后级模块(上行FIFO)的握手信号；
post_data为发送给后级模块的64bit数据；
当接收到前级模块的传输请求信号(req_pluse有效)，在下个时钟上升沿将pre_data数据D1赋给post_data的高32位，并向前级模块发出应答信号(pre_acknowledge跳变)表示接收D1完成；
当再次接收到前级模块的传输请求信号(req_pluse有效)，在下个时钟上升沿将pre_data数据D2赋给post_data的低32位；
在再下一个时钟上升沿，向前级模块发出应答信号(pre_acknowledge跳变)表示接收2个32bit数据完成，并向后级模块发出valid信号(post_valid)，当后级模块可接收数据时(post_ready有效)，与后级模块完成握手，将{D1，D2}发送给后级模块。
本发明实施例还提供一种计算机程序，该计算机程序被处理器执行时可实现上述实施例中的方法的全部步骤。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的系统。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令系统的制造品，该指令系统实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
以上所述仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换等都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。

Claims (9)

1.一种基于PYNQ的脉冲神经网络芯片数据通信方法，其特征在于，包括：
S1、获取下行数据帧，主控模块将下行数据帧存储至DDR内存；
S2、设置数据下行状态为开始状态，同时第一存取模块将下行数据帧从DDR内存发送至下行FIFO模块；
S3、自下行FIFO模块读取下行数据帧，并将下行数据帧转换为目标格式数据；
S4、将目标格式数据发送至脉冲神经网络芯片，发送结束后设置数据下行状态为结束状态，并设置数据上行状态为开始状态；
S5、判断数据上行状态，当判断数据上行状态为开始状态，获取上行数据，将上行数据转换为输出帧，将输出帧存储至上行FIFO模块；
S6、判断脉冲神经网络芯片的工作状态是否为推理结束，当判断推理结束时，设置数据上行状态为结束状态；
S7、判断数据上行状态是否为结束状态，当判断数据上行状态为结束状态时，第一存取模块将上行FIFO模块中的输出帧存储至DDR内存；
S8、主控模块从DDR内存中获取输出帧，并设置数据上行状态为空闲状态。
2.如权利要求1所述的方法，其特征在于，所述主控模块包括ZYNQ PS；
所述第一存取模块包括DMA存取模块。
3.如权利要求1所述的方法，其特征在于，所述将下行数据帧转换为目标格式数据包括：
将64bit的下行数据帧拆分为两个32bit数据获得目标格式数据。
4.如权利要求1所述的方法，其特征在于，所述将上行数据转换为输出帧包括：
将脉冲神经网络芯片输出的两个32bit数据拼接为一个64bit的输出帧。
5.一种基于PYNQ的脉冲神经网络芯片数据通信系统，其特征在于，包括：
主控模块，用于执行系统驱动程序，控制脉冲神经网络芯片数据通信系统中其他模块工作；
DDR模块，用于存储下行数据帧和输出帧；
第一存取模块，用于连接DDR模块和上行FIFO模块、下行FIFO模块之间的数据搬运；
下行FIFO模块，用于缓存下行数据帧；
上行FIFO模块，用于缓存输出帧；
异步握手模块，用于连接脉冲神经网络芯片，并将下行数据帧转换为目标格式数据，以及将上行数据转换为输出帧；
状态寄存模块，用于保存数据下行状态和数据上行状态；
状态判断模块，用于判断数据下行状态和数据上行状态，以及判断脉冲神经网络芯片工作状态。
6.如权利要求5所述的系统，其特征在于，所述主控模块包括ZYNQ PS。
7.如权利要求5所述的系统，其特征在于，所述第一存取模块包括DMA存取模块。
8.如权利要求5所述的系统，其特征在于，所述异步握手模块与脉冲神经网络芯片之间的接口协议为单轨两相异步握手协议。
9.一种计算机程序产品，包括计算机程序和/或指令，其特征在于，该计算机程序和/或指令被处理器执行时实现权利要求1至4中任一项所述方法的步骤。
CN202310050275.5A 2023-02-01 2023-02-01 一种基于pynq的脉冲神经网络芯片数据通信方法及系统 Active CN116155843B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310050275.5A CN116155843B (zh) 2023-02-01 2023-02-01 一种基于pynq的脉冲神经网络芯片数据通信方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310050275.5A CN116155843B (zh) 2023-02-01 2023-02-01 一种基于pynq的脉冲神经网络芯片数据通信方法及系统

Publications (2)

Publication Number Publication Date
CN116155843A CN116155843A (zh) 2023-05-23
CN116155843B true CN116155843B (zh) 2024-04-16

Family

ID=86357704

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310050275.5A Active CN116155843B (zh) 2023-02-01 2023-02-01 一种基于pynq的脉冲神经网络芯片数据通信方法及系统

Country Status (1)

Country Link
CN (1) CN116155843B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101633582B1 (ko) * 2015-01-14 2016-06-24 주식회사 디지트로그 비동기식 통신의 데이터 프레임 처리 장치 및 방법
CN108470190A (zh) * 2018-03-09 2018-08-31 北京大学 基于fpga定制脉冲神经网络的图像识别方法
CN109858620A (zh) * 2018-12-29 2019-06-07 北京灵汐科技有限公司 一种类脑计算系统
CN114611684A (zh) * 2022-03-08 2022-06-10 浙江大学 一种基于stdp在线学习的卷积脉冲神经网络的硬件加速器
CN114723023A (zh) * 2022-03-03 2022-07-08 北京大学 数据通信方法及系统、脉冲神经网络运算系统

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101633582B1 (ko) * 2015-01-14 2016-06-24 주식회사 디지트로그 비동기식 통신의 데이터 프레임 처리 장치 및 방법
CN108470190A (zh) * 2018-03-09 2018-08-31 北京大学 基于fpga定制脉冲神经网络的图像识别方法
CN109858620A (zh) * 2018-12-29 2019-06-07 北京灵汐科技有限公司 一种类脑计算系统
CN114723023A (zh) * 2022-03-03 2022-07-08 北京大学 数据通信方法及系统、脉冲神经网络运算系统
CN114611684A (zh) * 2022-03-08 2022-06-10 浙江大学 一种基于stdp在线学习的卷积脉冲神经网络的硬件加速器

Also Published As

Publication number Publication date
CN116155843A (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
CN106951388B (zh) 一种基于PCIe的DMA数据传输方法及系统
CN108107827B (zh) 一种基于zynq平台软核的srio控制方法
CN108304335A (zh) 一种通过dma接收串口不定长报文的方法
CN105786741B (zh) 一种soc高速低功耗总线及转换方法
US20120250671A1 (en) Information communication apparatus and program storage medium
CN116155843B (zh) 一种基于pynq的脉冲神经网络芯片数据通信方法及系统
CN111901250B (zh) 一种数据报文传输方法、装置、设备及可读存储介质
CN116074267B (zh) 一种数据通信系统及SoC芯片
CN106294225A (zh) 一种数据读取方法、对端设备及控制器
CN101415027A (zh) 基于hdlc协议的通讯模块及数据实时转发存储控制方法
CN111045817A (zh) 一种PCIe传输管理方法、系统和装置
CN110572308A (zh) 一种分布式高实时性环网通讯系统
CN103684647A (zh) Ptp数据包在以太网与e1协议间转换的时延消除方法及装置
CN110209358A (zh) 一种基于FPGA的NVMe设备存储速度提升方法
CN102497514B (zh) 一种三通道视频转发设备和转发方法
CN112491620B (zh) 一种基于srio的多通道数据传输控制器及调整方法
WO2021098449A1 (zh) 多路数据的传输方法、装置、设备和存储介质
CN210518362U (zh) 一种单线通信电路及通信系统
CN104735824B (zh) 数据处理系统
CN113741311A (zh) 具有子周期高频处理功能的总线控制系统及方法
CN108055484B (zh) 序列转换模块、高动态范围图像序列转换模块及转换方法
CN112860609A (zh) 实现i2c通讯的方法和滑板车及存储介质
CN110096461A (zh) 一种基于usb3.0辅助协议的实时高速数据传输方法及系统
CN114490465B (zh) 用于直接存储器访问的数据传输方法和装置
CN116233096B (zh) 一种提高7816通讯效率的方法及装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant