CN109858620A - 一种类脑计算系统 - Google Patents
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Abstract
本发明涉及一种类脑计算系统，包括算数/逻辑运算和控制单元、类脑协处理单元、存储单元、外部接口以及连接各单元和外部接口的总线；算术/逻辑运算和控制单元，用于对类脑协处理单元进行编程和配置，执行算数运算或逻辑运算，并通过总线控制其它各单元的运行和数据交换；类脑协处理单元，具有人工神经网络处理功能和脉冲神经网络处理功能，用于根据算数/逻辑运算和控制单元的指令执行人工神经网络计算和脉冲神经网络计算，并将计算结果保存到存储单元。本发明能够在处理通用人工智能计算中的不同任务时实现较高的计算效率，通过低延迟的连续执行计算任务实现对任务的实时性相应，同时降低整个系统的计算运行能耗。
Description
技术领域
本发明涉及人工智能计算领域，尤其涉及一种类脑计算系统。
背景技术
自从上世纪四十年代，冯·诺依曼提出采用基于二进制和程序存储的计算机架构以来，计算机依靠电子技术的不断改进和摩尔定律不断微缩发展到今天。依靠顺序执行预定义的代码，通过总线在存储器和处理器间不断调用数据，计算机具有强大的数值处理能力。在此基础上，人们已经开发出各种具有复杂功能的大型软件，广泛用于军事、经济、教育和科研等各个领域，当今世界科技的发展与进步同计算机密不可分。
大数据信息网络和智能移动设备的蓬勃发展，产生了海量非结构化信息，伴生了对这些信息的高效能处理需求的急剧增长。然而，传统冯·诺依曼计算机在处理上述问题时面临两方面的巨大挑战。一方面是其处理器和存储器分离，由于采用总线通信、同步、串行和集中的工作方式，在处理大型复杂问题时不仅能耗高、效率低，而且由于其面向数值计算的特性，使其在处理非形式化问题时软件编程复杂度高，甚至无法实现。另一方面，其主要遵循摩尔微缩定律增加密度、降低成本和提高性能，预计在未来10到15年内微缩将抵达其物理极限，靠物理微缩这一手段难以进一步提高能效，其发展必将受到根本性限制。
因此，2011年国际半导体技术发展指南中指出了解决上述挑战的有效策略之一是借鉴人脑发展的类脑计算技术。拥有1011量级的神经元和1015量级的可塑突触连接、体积仅为2升的人脑具有现有计算机架构无法比拟的并行计算、强鲁棒性、可塑性和容错能力，而其能耗仅为10瓦量级。神经网络由大量神经元构成，虽然单个神经元结构和行为比较简单，但通过一定地学习规则却能呈现出丰富的网络处理功能。这种网络结构不同于传统的计算机处理方式，通过信息的分布式存储和并行协同处理，只需定义基本的学习规则即可模拟出大脑的自适应学习过程，不需明确的编程，处理一些非形式化问题时具有优势。
实现类脑计算技术的方法主要有两种：一种是利用软件算法在现有计算机架构上模拟并行分布式类脑计算神经网络，另一种是用大规模集成模拟、数字或数模混合的电路及软件系统来实现。当前基于CPU+GPU来构建可以执行人工智能任务的计算机结构，如图1所示，CPU、GPU、存储单元以及外部接口均与总线连接，其中GPU价格高昂，同时其需要消耗很高的能量，由于其并非是特定对于神经网络任务进行优化，在处理不同任务时计算效率不一定都能达到很高，计算效率差距可能非常大，这就需要大量算力作为基础才能实现需求的计算能力，导致设备费用和系统运行能耗非常高昂。对于脉冲神经网络等生物启发的人工智能算法，其计算效率很低，因此凭借CPU+GPU的计算结构，由于软件算法实现的类脑计算模型执行载体仍是传统计算机，无法高效的完成人工通用智能的计算任务，其能耗较之人脑的能源效率优化仍有很大差距。而基于硅技术的由神经形态器件实现的类脑计算神经网络能耗较之目前的软件实现办法有显著改善。因此，目前最有效的方法是基于相应硬件进行加速的类脑计算方案。
类脑计算的最终目标是人工通用智能也被称为强人工智能，是大多数人工智能研究领域的终极目标。几十年来，研究人员一直在通过软件和硬件设计上面的不断探索向这一目标不断迈进。在这些探索研究中，两种不同的技术方案逐渐形成，它们分别是人工神经网络方法和脉冲神经网络方法。在人工神经网络计算系统或脉冲神经网络计算系统中，单一的计算系统是对于某一类算法和问题的单独优化，单独的某一神经网络计算范式无法应对的复杂的人工通用人工智能的任务场景。人工神经网络在处理序列信息、低功耗事件驱动响应和实时性问题方面上的能力不足；脉冲神经网络在精确运算、大数据量密集计算上的能力不足。在需要同时进行精确数值处理和快速响应的场景中，任意单一计算系统都无法满足计算要求。
发明内容
为解决现有技术无法高效支撑人工通用智能中复杂场景计算任务的不足，本发明提出一种类脑计算系统，结合算术/逻辑运算和控制单元以及类脑协处理单元，利用算术/逻辑运算和控制单元对类脑协处理单元的灵活编程和配置实现低延迟的连续执行计算任务和对任务的实时性响应；同时通过控制类脑协处理单元高效分工执行人工神经网络计算和脉冲神经网络计算，能够在处理通用人工智能计算中的不同任务时实现较高的计算效率。
为实现以上目的，本发明所采用的技术方案包括：
本发明涉及一种类脑计算系统，其特征在于，包括算数/逻辑运算和控制单元、类脑协处理单元、存储单元、外部接口以及连接各单元和外部接口的总线；所述算术/逻辑运算和控制单元，用于对类脑协处理单元进行编程和配置，执行算数运算或逻辑运算，通过总线控制其它各所述单元的运行和数据交换；所述类脑协处理单元，具有人工神经网络处理功能和脉冲神经网络处理功能，用于根据所述算数/逻辑运算和控制单元的指令执行人工神经网络计算和脉冲神经网络计算，并将计算结果保存到所述存储单元；所述外部接口，用于提供所述类脑计算系统与外界环境的交互信息。该技术方案的有益效果为：采用本发明所述的类脑计算系统技术方案进行通用人工智能计算，构建的异构的类脑计算机计算结构中既包括能够适用于执行算数运算/逻辑运算计算任务的传统微处理器的算数/逻辑运算和控制单元，利用算术/逻辑运算和控制单元对类脑协处理单元的灵活编程和配置实现低延迟的连续执行计算任务和对任务的实时性相应；也包括专门针对人工智能计算的类脑协处理单元，形成可以支持高效人工神经网络和脉冲神经网络计算的类脑协处理单元的异构融合的类脑计算结构，可以高效分工执行人工神经网络计算和脉冲神经网络计算，能够在处理通用人工智能计算中的不同任务，实现较高的计算效率。
进一步地，所述类脑协处理单元包括与所述总线连接的接口模块以及与所述接口模块连接的类脑协处理器组件，所述类脑协处理器组件包括至少一个人工神经网络协处理器和至少一个脉冲神经网络协处理器；或，所述类脑协处理组件包括至少一个同时支持人工神经网络和脉冲神经网络计算的混合协处理器；或，所述类脑协处理组件包括至少一个人工神经网络协处理器、至少一个脉冲神经网络协处理器以及至少一个同时支持人工神经网络和脉冲神经网络计算的混合协处理器。只要在类脑计算系统中同包括具有人工神经网络处理功能和脉冲神经网络处理功能的协处理器即可，本发明对具有人工神经网络处理功能和脉冲神经网络处理功能的协处理器是否在同一个模块中，不做限定，结构灵活。并且本发明基于类脑协处理单元的计算特点和对于数据的访问需求，设计了一个可以支持类脑协处理单元连续高速执行的接口模块，使得可以快速、高效、便捷的实现类脑协处理单元与算术/逻辑运算和控制单元、与存储单元、与外部接口以及在类脑协处理单元之间的数据交换。使用由传统微处理器构成的算术/逻辑运算和控制单元通过类脑协处理单元内的接口模块对类脑协处理单元进行控制可以满足类脑协处理单元与其他组件之间的大量数据交互传输需要，实现低延迟的连续高速执行任务同时降低整个计算系统的运行功耗。
进一步地，所述算数/逻辑运算和控制单元为CPU、GPU、DSP和/或单片机；所述外部接口根据所述算术/逻辑运算和控制单元的指令从所述外界环境获取信息，或在所述外界环境发送特定数据时控制所述类脑计算系统执行相应的处理过程，或将所述类脑计算系统的运行结果发送到所述外界环境。
进一步地，当所述类脑协处理器组件包括多个所述人工神经网络协处理器、多个所述脉冲神经网络协处理器或多个所述混合协处理器时，各所述协处理器具有可扩展接口，多个同种类的协处理器通过各自所述可扩展接口互相连接进行数据信息交互传输，不同种类的协处理器通过所述接口模块进行数据信息交互传输。也就是说，各协处理器具有可扩展接口，多个协处理器之间通过可扩展接口构成的路由接口通信网络。多个脉冲神经网络协处理器中的部分协处理器与多个人工网络协处理器通过接口模块进行数据交换。
进一步地，所述人工神经网络协处理器包括多个并行的人工神经网络计算单元，各所述人工神经网络计算单元之间通过内部总线互相连接进行数据信息交互传输；所述人工神经网络计算单元包括依次连接的权重存储单元、矩阵计算单元、向量计算单元和中间值存储单元，所述中间值存储单元连接所述矩阵计算单元。权重存储单元与中间值存储单元分别通过数据总线连接内部总线与其他人工神经网络计算单元进行数据交互并将数据发送给矩阵计算单元进行计算，矩阵计算单元接收到数据后根据控制信号进行运算并将结果发送给向量计算单元，再由向量计算单元结合控制信号进行相应计算并最终将结果传输至中间值存储单元。进一步地，所述脉冲神经网络协处理器包括多个并行计算的脉冲神经网络计算单元和与脉冲神经网络计算单元数量一致的多个路由通信单元，每个所述脉冲神经网络计算单元都连接一个所述路由通信单元，各所述路由通信单元之间互相连接形成片上路由网络进行数据信息交互传输；所述脉冲神经网络计算单元包括轴突输入单元、突触权重存储单元、控制单元、树突计算单元和神经元计算单元，所述轴突输入单元、突触权重存储单元、控制单元和神经元计算单元均连接树突计算单元，所述控制单元分别连接所述轴突输入单元和所述神经元计算单元。树突计算单元根据接收到的轴突输入单元数据以及突触权重存储单元传输的数据进行计算并将结果发送给神经元计算单元做进一步运算，最后将结果通过路由通信单元发送至其他脉冲神经网络计算单元以进行数据交互。
进一步地，所述类脑协处理器组件的各所述协处理器根据接口模块的逻辑和自身运行状态在计算状态和低功耗空闲状态之间切换。这样可以在每次有待处理的新任务到来时唤醒相应的协处理器进行计算，当协处理器处理完成当前计算任务且下一计算任务还未分配到来时，协处理器处于低功耗的空闲状态，从而实现相应协处理器事件驱动的工作特点，降低计算系统整体能耗。
进一步地，所述接口模块包括数据暂存单元、指令暂存单元、数据格式转换单元和协处理器接口单元；所述数据暂存单元包括若干组存储区间，所述存储区间的组数与接口模块所连接的协处理器数量一致，用于暂存各所述协处理器与所述存储单元之间交换数据、各协处理器与外部接口之间交换数据以及各协处理器之间交换数据；所述指令暂存单元具有先入先出存储结构，用于暂存从算数/逻辑运算和控制单元发送的需要执行的多个指令。
进一步地，所述存储区间包括第一输入暂存、第二输入暂存和输出暂存，所述第一输入暂存和第二输入暂存交替执行从总线接收数据和将暂存数据发送给协处理器两个任务，所述输出暂存将协处理器处理后的数据输出至存储单元、外部接口或另一协处理器。所以数据暂存单元具有乒乓操作的特点，两个输入暂存的工作状态按照算数/逻辑运算和控制单元的指令、或者类脑协处理单元自身的判断逻辑进行切换，使得数据可以低延迟的被送入到类脑协处理单元，同时也保证了神经网络协处理器在需要分几个不同的时间步处理数据时可以实现快速的数据获取。接口模块内的数据暂存单元通过交替使用两个输入暂存形成对类脑协处理器数据传输的乒乓操作，大大提高了类脑协处理器的数据处理效率。
进一步地，当所述类脑协处理器组件包括有人工神经网络协处理器和脉冲神经网络协处理器时，所述协处理器接口单元包括与所述脉冲神经网络协处理器连接的地址-事件编码解码单元以及与所述人工神经网络协处理器连接的数值量输入输出单元，所述地址-事件编码解码单元与所述数值量输入输出单元通过所述数据格式转换单元相互连接传输数据，所述数据格式转换单元对人工神经元数量值信息和脉冲神经元事件包信息进行格式的相互转换。
进一步地，所述数值量输入输出单元与数据格式转换单元通过数据暂存单元连接总线进行数据交互，指令暂存单元直接连接总线进行数据交互并对脉冲神经网络协处理器和人工神经网络协处理器发送控制指令。
进一步地，当所述计算系统包括多个类脑协处理单元时，由算数/逻辑运算和控制单元预先分配每个类脑协处理单元的目的地址，当类脑协处理单元之间需要数据交互时，分配到第一目的地址的类脑协处理单元通过识别第二目的地址将数据发送至第二目的地址对应的类脑协处理单元。
进一步地，当所述第二目的地址类脑协处理单元无法及时处理来自第一目的地址类脑协处理单元的数据时，第一目的地址类脑协处理单元将数据发送到存储单元，并由算数/逻辑运算和控制单元选择特定的时刻命令第二目的地址类脑协处理单元从存储单元中读取并处理所述数据。
进一步地，所述类脑协处理单元按照第一优先级响应处理来自外部接口的数据，按照第二优先级响应处理来自其他类脑协处理单元的数据，按照第三优先级响应处理来自存储单元的数据。当优先级高的输入正在向数据暂存单元写入数据时，优先级低的输入等待直至优先级高的输入写入完成后再继续写入，使得类脑协处理单元能够有序并且高效地响应处理接收的数据。
进一步地，所述类脑协处理单元依据算数/逻辑运算和控制单元发出的数据读取/配置指令从存储单元的相应位置中读取数据/配置数据；所述数据读取/配置指令的发送过程为发送给所有类脑协处理单元的广播模式、或发送给多个指定类脑协处理单元的多播模式、或发送给单一指定类脑协处理单元的单一模式。广播模式：存储单元将数据发送到人工神经网络/脉冲神经网络协处理器中所有的计算单元的存储区域中；多播模式：存储单元将数据发送到人工神经网络/脉冲神经网络协处理器中多个指定的计算单元的存储区域中；单一模式：存储单元所传送的数据发送到人工神经网络/脉冲神经网络协处理器中一个指定的计算单元的存储区域中。广播模式为一次配置即可完成，而多播模式和单一模式根据计算任务的需要判断是否继续配置类脑协处理单元中的其他计算单元。利用广播模式、多播模式、单一模式的多种发送方式实现对多个类脑协处理单元的高效管理配置。
附图说明
图1为现有的计算系统的结构示意图。
图2为本发明第一实施例示意图。
图3为本发明第二实施例示意图。
图4为本发明第三实施例示意图。
图5为本发明第四实施例示意图。
图6为本发明数据暂存单元的优选结构示意图。
图7为本发明协处理器事件驱动工作流程图。
图8为本发明接口模块的优选结构示意图。
图9为本发明数据读取/配置指令发送模式流程图。
图10为本发明的人工神经网络协处理器的优选结构示意图。
图11为本发明的脉冲神经网络协处理器的优选结构示意图。
具体实施方式
为了更清楚的理解本发明的内容，将结合附图和实施例详细说明。
本发明涉及一种类脑计算系统，图2为本发明第一实施例示意图，系统包括算数/逻辑运算和控制单元、类脑协处理单元、存储单元、外部接口以及连接这些单元和外部接口的总线。其中算术/逻辑运算和控制单元，用于对类脑协处理单元进行编程和配置，执行通用计算(其中优选包括选择、分支、判断等逻辑运算和算术计算)，同时通过总线控制其他各个单元的运行和数据交换；类脑协处理单元，具有人工神经网络处理功能和脉冲神经网络处理功能，用于根据算数/逻辑运算和控制单元的指令执行人工神经网络计算和/或脉冲神经网络计算，也就是说，其用于通用神经网络计算(包括MLP、CNN、RNN等人工神经网络计算和脉冲神经网络计算)，根据算数/逻辑运算和控制单元的指令从存储单元接收数据执行神经网络计算，并将计算结果保存到存储单元；存储单元，用于提供存储空间，可以保存系统通讯计算程序数据、神经网络配置参数、中间交换数据等内容；外部接口，用于提供类脑计算系统与外界环境的交互信息，其可以根据算术/逻辑运算和控制单元的指令从外界环境获取信息，或者在外界特定数据到来时引发类脑计算系统中断进入相应的处理过程，或将类脑计算系统运行结果通过视频、图像或音频等形式传递到外界环境。
优选地，类脑协处理单元包括与所述总线连接的接口模块以及与所述接口模块连接的类脑协处理器组件，类脑协处理器组件可以包括至少一个人工神经网络协处理器和至少一个脉冲神经网络协处理器。在此实施例中，计算系统包含一个类脑协处理单元，该类脑协处理单元包含一个人工神经网络协处理器与一个脉冲神经网络协处理器的组合，并通过接口模块与总线相连接，进行数据交互传输。
图3为本发明第二实施例示意图，其基本结构与第一实施例技术方案大致相同，类脑协处理单元包括与所述总线连接的接口模块以及与所述接口模块连接的类脑协处理器组件，但在第二实施例中的类脑协处理单元的类脑协处理器组件包含一个同时支持人工神经网络和脉冲神经网络计算的混合协处理器，并通过接口模块与总线相连接，进行数据交互传输。当然，类脑协处理单元的类脑协处理器组件也可以包括至少两个以上同时支持人工神经网络和脉冲神经网络计算的混合协处理器。
图4为本发明第三实施例示意图，在第三实施例中计算系统包含有多个类脑协处理单元，每个类脑协处理单元分别与总线相连接进行数据交互传输。所述类脑协处理单元的类脑协处理器组件可以是如第一实施例所述的包括至少一个人工神经网络协处理器与至少一个脉冲神经网络协处理器的组合，也可以是如第二实施例所述的包含至少一个同时支持人工神经网络和脉冲神经网络计算的混合协处理器，还可以是同时包括至少多个人工神经网络协处理器，或至少多个脉冲神经网络协处理器，以及人工神经网络协处理器或脉冲神经网络协处理器任意一个与至少一个同时支持人工神经网络和脉冲神经网络计算的混合协处理器的组合。只要在系统中同包括具有人工神经网络处理功能和脉冲神经网络处理功能的协处理器即可，本发明对具有人工神经网络处理功能和脉冲神经网络处理功能的协处理器是否在同一个模块中，不做限定。
当所述类脑协处理器组件包括多个所述人工神经网络协处理器、多个所述脉冲神经网络协处理器或多个所述混合协处理器时，各协处理器优选具有可扩展接口，多个同种类的协处理器通过各自可扩展接口互相连接进行数据信息交互传输，不同种类的协处理器通过接口模块进行数据信息交互传输。如图5所示的本发明第四实施例示意图，在第四实施例中计算系统包含一个类脑协处理单元，所述类脑协处理单元的类脑协处理器组件中包含多个人工神经网络协处理器与多个脉冲神经网络协处理器，人工神经网络协处理器与脉冲神经网络协处理器之间可以通过接口模块相互连接进行数据交换，同种类协处理器可以通过自身的可扩展接口相互连接进行数据交换。
接口模块中优选包括数据暂存单元，数据暂存单元包括若干组存储区间，所述存储区间的组数与接口模块所连接的协处理器的数量一致，数据暂存单元通过存储区间进行各协处理器与存储单元之间交换数据的暂存、各协处理器与外部接口之间交换数据的暂存以及各协处理器之间交换数据的暂存。其中，
1)类脑协处理单元的各协处理器与存储单元之间交换数据的暂存：
人工神经网络协处理器和脉冲神经网络协处理器具有并行式计算的特点，一次操作同时执行多个神经元的计算，因此每次需要输入的数据量很多。通过接口模块，可以提前通过直接存储器存取(DMA，Direct Memory Access)实现存储单元到接口模块的数据传送，以减少类脑协处理单元在运行时由于数据交换所带来的延时。人工神经网络协处理器和脉冲神经网络协处理器的输出和中间数据，也是先存储到数据暂存单元，然后再通过总线和存储单元进行数据交换。
2)类脑协处理单元的各协处理器与外部接口之间交换数据的暂存：
当外界需要类脑协处理单元处理的特定数据到来时，相应的数据会被直接送入到接口模块暂存，当暂存的数据达到预先设定的数量值时，会激发算数/逻辑运算和控制单元发送指令或者通过接口模块自身的逻辑，激活类脑协处理单元对数据进行处理。
3)类脑协处理单元的各协处理器之间交换数据的暂存：
同样的，当某一类脑协处理单元需要即时向其他类脑协处理单元发送数据时，会依据算数/逻辑运算和控制单元预先配置在类脑协处理单元中的目的地址信息发送到相应的类脑协处理单元的数据暂存单元中等待处理。
当类脑协处理单元的数据要等待另一类脑协处理单元工作一段时间后才被处理时，则类脑计算协处理单元将其输出数据发送传输到存储单元中，之后算数/逻辑运算和控制单元会依据计算得到或预先设定的信息在特定的时刻向另一类脑协处理单元发送指令从存储单元中读取数据进行处理。
当同时有多个不同来源的数据向数据暂存单元发送数据时，响应的优先级为：外部接口输入>其他类脑协处理单元>存储单元，即，类脑协处理单元按照第一优先级响应处理来自外部接口的数据，按照第二优先级响应处理来自其他类脑协处理单元的数据，按照第三优先级响应处理来自存储单元的数据。当优先级高的输入正在向数据暂存单元写入数据时，优先级低的输入等待直至优先级高的输入写入完成后再继续写入。
进一步地，数据暂存单元具有乒乓操作的特点，对应于每一个类脑协处理器组件(人工神经网络协处理器或脉冲神经网络协处理器)，具有一组两个存储区间，当其中一个处于从总线接收数据的状态时，另一个处于将自身暂存的数据发送至类脑协处理单元进行处理状态。图6为数据暂存单元示意图，数据暂存单元内包括第一输入暂存、第二输入暂存和输出暂存，所述第一输入暂存和第二输入暂存交替执行从总线接收数据和将暂存数据发送给协处理器两个任务，比如在t时刻第一输入暂存执行从总线接收数据任务时，第二输入暂存执行将自己在t-1时刻接收的暂存数据发送给协处理器，在t+1时刻第一输入暂存将自己在t时刻接收的暂存数据发送给协处理器而第二输入暂存再执行从总线接收数据任务，使数据暂存单元具有乒乓操作的特点。输出暂存将协处理器处理后的数据输出至存储单元、外部接口或另一协处理器。两个输入暂存的工作状态按照算数/逻辑运算和控制单元的指令、或者类脑协处理单元自身的判断逻辑进行切换，使得数据可以低延迟的被送入到类脑协处理单元，同时也保证了神经网络协处理器在需要分几个不同的时间步处理数据时可以实现快速的数据获取。
图7为本发明各协处理器事件驱动工作流程图，数据暂存单元乒乓状态切换接收新数据，并判断数据暂存单元接收数据数量是否已达到设定值，在达到设定值时判断各协处理器是否处理完之前的数据并处于空闲状态，如果处于空闲状态，则将数据按照预先设定的时序发送到协处理器组件中进行计算，数据发送完之后乒乓单元切换读写状态，数据暂存单元判断是否还有数据需要继续发送到相应协处理器中处理。
如此，结合接口模块自身的判断逻辑和协处理器的运行状态进行判断，可以在每次有待处理的新任务到来时唤醒相应的协处理器进行计算，当协处理器处理完成当前计算任务且下一计算任务还未分配到来时，协处理器处于低功耗的空闲状态，从而实现相应协处理器事件驱动的工作特点，降低计算系统整体能耗。
图8为本发明接口模块的优选结构示意图，接口模块除了包括如图6所示的数据暂存单元外，还包括指令暂存单元、数据格式转换单元和协处理器接口单元，其中指令暂存单元具有FIFO(first in first out，先入先出)存储结构，当算数/逻辑运算和控制单元发送需要连续执行的多个指令时，指令暂存单元对多个指令进行暂存，从而当相应协处理器执行完一条指令时，可以快速执行下一条待执行的指令。
协处理器接口单元包括与脉冲神经网络协处理器连接的地址-事件(AddressEvent Representation，AER)编码/解码单元和与人工神经网络协处理器连接的数值量输入/输出单元，AER编码/解码单元与数值量输入/输出单元通过数据格式转换单元相互连接传输数据，数值量输入/输出单元与数据格式转换单元通过数据暂存单元连接总线进行数据交互，指令暂存单元直接连接总线进行数据交互并对脉冲神经网络协处理器和人工神经网络协处理器发送控制指令。
接口模块通过AER编码/解码单元与脉冲神经网络协处理器之间采用AER表示法的编码方式进行通信，通过离散事件包(即脉冲神经元事件包)的形式传递脉冲神经网络协处理器中神经元的输出脉冲，脉冲神经元事件包中含有此脉冲信息的目标地址，当脉冲神经网络协处理器输出一个脉冲神经元事件包，则表示它向目的地址传递了一个脉冲，若脉冲协处理器在某一时刻计算结果无脉冲产生，则没有脉冲神经元事件包输出。AER编码/解码单元用于在接收脉冲神经网络协处理器的输出时对脉冲神经元事件包内的路由信息进行解析，在向脉冲神经网络协处理器发送输入时的路由信息进行打包。
接口模块与人工神经网络协处理器之间直接批量连续传输多个人工神经元数量值。数值量输入/输出单元用于从人工神经网络接收连续的数值量、并将数据存储至数据暂存单元对应区域，以及在向人工神经网络子系统发送数据时，从数据暂存单元相应位置读取数据进行发送。
数据格式转换单元，用于对人工神经网络协处理器和脉冲神经网络协处理器的输入和输出数据进行格式转换。数据格式转换单元，在人工神经元信息输入脉冲神经网络协处理器时，将具有一定精度的人工神经元数量值信息转换为脉冲神经元事件包信息；在脉冲神经元信息输入人工神经网络协处理器时，将脉冲神经元事件包转换为具有一定精度的人工神经元数量值信息。也就是说，数据格式转换单元对人工神经元数量值信息和脉冲神经元事件包信息进行格式的相互转换。
上面所述不同的接口编码方式在传输时可以采用相同的物理载体及物理传输协议。
本发明类脑计算系统的算数/逻辑运算和控制单元优选为传统执行通用程序的微处理器，包括但不限于：CPU、GPU、DSP、单片机等。存储单元为计算机可读存储介质，可以是如(但不限于)电子的、磁的、光学的、电磁的、红外的或易失的、非易失的半导体系统、设备或装置，或者前述的任意适当的组合。计算机可读存储介质的更具体的示例(非穷尽列举)将包括以下各项：具有一根或多根电线的电气连接、便携式计算机软盘、硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM或闪速存储器)、光纤、便携式光盘只读存储器(CD-ROM)、非易事存储器(NVM)如相变存储器(PCM)和阻变存储器(RRAM)、光存储装置、磁存储装置、或前述的任意适当的组合。在本发明实施例的上下文中，计算机可读存储介质可以为能够包含或存储由指令执行系统、设备或装置使用的程序或结合指令执行系统、设备或装置使用的程序的任意有形介质。
算数/逻辑运算和控制单元执行人工通用智能中除了神经网络之外的算法和函数(比如数据预处理、分支循环逻辑控制等机器学习算法中的必要操作)，同时其负责发送对人工神经网络进行配置的指令和其他操作指令。
1.算数/逻辑运算和控制单元向类脑协处理单元发送指令
算数/逻辑运算和控制单元(简称控制单元)执行人工通用智能中除了神经网络之外的算法和函数(比如数据预处理、分支循环逻辑控制等机器学习算法中的必要操作)，同时其负责发送对人工神经网络进行配置的指令和其他操作指令，所述操作指令包括但不限于更新类脑协处理单元配置、更改协处理协处理单元运行状态、读取协处理单元时运行状态等。如前所述，控制单元向类脑协处理单元发送的指令信息被存储在具有FIFO存储结构的指令暂存单元中，待类脑协处理器处理完前面的指令后执行。
2.算数/逻辑运算和控制单元向类脑协处理单元更新配置数据
特别地，当控制单元控制类脑协处理单元配置数据时，先向类脑协处理单元发送配置指令，使类脑协处理单元进入相应的配置模式，之后类脑协处理单元和存储单元进行数据交换，从存储单元获取相应的配置数据，配置数据在存储单元中的地址，由所述配置指令给出。配置参数从存储单元传送到类脑协处理单元时，配置模式分为广播模式、多播模式和单一模式。图9为本发明数据读取/配置指令发送模式流程图，包括发送给所有类脑协处理单元的广播模式、发送给多个指定类脑协处理单元的多播模式、或发送给单一指定类脑协处理单元的单一模式。
广播模式：存储单元将数据发送到人工神经网络/脉冲神经网络协处理器中所有的计算单元的存储区域中。如图9所示，控制单元向类脑协处理单元发送广播传送指令，类脑协处理单元从存储单元中读取一次数据，所述数据发送到所有计算单元中。
多播模式：存储单元将数据发送到人工神经网络/脉冲神经网络协处理器中多个指定的计算单元的存储区域中，如图9所示，控制单元向类脑协处理单元发送多播传送指令，类脑协处理单元从存储单元中读取一次数据，所述数据发送到到多个对应的计算单元中。
单一模式：存储单元所传送的数据发送到人工神经网络/脉冲神经网络协处理器中一个指定的计算单元的存储区域中，如图9所示，控制单元向类脑协处理单元发送第一传送指令，类脑协处理单元从存储单元中读取一次数据，所述数据发送到到一个对应的计算单元中。
其中，广播模式为一次配置即可完成，而多播模式和单一模式根据计算任务的需要判断是否继续配置类脑协处理单元中的其他计算单元，并在需要继续配置其他计算单元时，返回控制单元需要向类脑协处理单元发送数据读取/配置指令这一步骤。
本发明中的类脑协处理器组件优选包括的人工神经网络协处理器和脉冲神经网络协处理器，其均为专用的硬件电路结构。
人工神经网络协处理器，用于传输和处理人工神经网络中的具有一定精度(比脉冲神经网络协处理器的数据精度高)的数据，实现高密度并行计算
图10为本发明的人工神经网络协处理器的一种结构示意图。人工神经网络协处理器包括多个并行计算的人工神经网络计算单元，各人工神经网络计算单元之间通过内部总线互相连接进行数据信息交互传输；所述人工神经网络计算单元包括依次连接的权重存储单元、矩阵计算单元、向量计算单元和中间值存储单元，中间值存储单元还连接矩阵计算单元，权重存储单元与中间值存储单元分别通过数据总线连接内部总线与其他人工神经网络计算单元进行数据交互并将数据发送给矩阵计算单元进行计算，矩阵计算单元接收到数据后根据控制信号进行运算并将结果发送给向量计算单元，再由向量计算单元结合控制信号进行相应计算并最终将结果传输至中间值存储单元。
图11为本发明的脉冲神经网络协处理器的一种结构示意图。脉冲神经网络协处理器，用于处理具有稀疏性、动态数据流、包含丰富时序信息、离散脉冲输入中一个或多个特征的输入信息。脉冲神经网络协处理器内部包括多个并行计算的脉冲神经网络计算单元和与脉冲神经网络计算单元数量一致的多个路由通信单元，每个脉冲神经网络计算单元都连接有一个路由通信单元，各路由通信单元之间互相连接形成片上路由网络进行数据信息交互传输；所述脉冲神经网络计算单元包括轴突输入单元、突触权重存储单元、控制单元、树突计算单元和神经元计算单元，轴突输入单元接收来自路由通信单元的数据并发送给树突计算单元，轴突输入单元、突触权重存储单元、控制单元和神经元计算单元均连接树突计算单元，控制单元分别连接轴突输入单元和神经元计算单元，树突计算单元根据接收到的轴突输入单元数据以及突触权重存储单元传输的数据进行计算并将结果发送给神经元计算单元做进一步运算，最后将结果通过路由通信单元发送至其他脉冲神经网络计算单元以进行数据交互。
当所述计算系统包括多个类脑协处理单元时，由算数/逻辑运算和控制单元预先分配每个类脑协处理单元的目的地址，当有两个类脑协处理单元或两个以上的之间需要数据交互时，分配到第一目的地址的类脑协处理单元通过识别第二目的地址将数据发送至第二目的地址对应的类脑协处理单元。当所述第二目的地址类脑协处理单元无法及时处理来自第一目的地址类脑协处理单元的数据时，第一目的地址类脑协处理单元将数据发送到存储单元，并由算数/逻辑运算和控制单元选择特定的时刻命令第二目的地址类脑协处理单元从存储单元中读取并处理所述数据。
本发明的类脑计算系统实质为一种异构结合的类脑计算机结构，采用了传统微处理器构成的算术/逻辑运算和控制单元，协同可以支持高效人工神经网络和脉冲神经网络计算的类脑协处理单元，共同搭配来分工高效执行通用人工智能计算中的不同任务。该系统方便了类脑协处理单元在实际应用场景中的使用，通过传统微处理器构成的算术/逻辑运算和控制单元，可以实现对于类脑协处理器的灵活编程和配置，可以实时在线的更改类脑协处理器所处理的任务。同时，基于类脑协处理单元的计算特点和对于数据的访问需求，优选设计了一个可以支持类脑协处理单元连续高速执行的接口模块，类脑协处理器组件的各协处理器根据接口模块的逻辑和自身运行状态在计算状态和低功耗空闲状态之间切换，使得可以快速、高效、便捷的实现类脑协处理单元与算术/逻辑运算和控制单元、与存储单元、与外部接口以及类脑协处理单元之间的数据交换，降低了整个系统的运行功耗。
以上所述仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换等都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (10)
1.一种类脑计算系统，其特征在于，包括算数/逻辑运算和控制单元、类脑协处理单元、存储单元、外部接口以及连接各单元和外部接口的总线；所述算术/逻辑运算和控制单元，用于对类脑协处理单元进行编程和配置，执行算数运算或逻辑运算，通过总线控制其它各所述单元的运行和数据交换；所述类脑协处理单元，具有人工神经网络处理功能和脉冲神经网络处理功能，用于根据所述算数/逻辑运算和控制单元的指令执行人工神经网络计算和脉冲神经网络计算，并将计算结果保存到所述存储单元；所述外部接口，用于提供所述类脑计算系统与外界环境的交互信息。
2.如权利要求1所述的计算系统，其特征在于，所述类脑协处理单元包括与所述总线连接的接口模块以及与所述接口模块连接的类脑协处理器组件，
所述类脑协处理器组件包括至少一个人工神经网络协处理器和至少一个脉冲神经网络协处理器；
或，所述类脑协处理组件包括至少一个同时支持人工神经网络和脉冲神经网络计算的混合协处理器；
或，所述类脑协处理组件包括至少一个人工神经网络协处理器、至少一个脉冲神经网络协处理器以及至少一个同时支持人工神经网络和脉冲神经网络计算的混合协处理器。
3.如权利要求1或2所述的计算系统，其特征在于，所述算数/逻辑运算和控制单元为CPU、GPU、DSP和/或单片机；
所述外部接口根据所述算术/逻辑运算和控制单元的指令从所述外界环境获取信息，或在所述外界环境发送特定数据时控制所述类脑计算系统执行相应的处理过程，或将所述类脑计算系统的运行结果发送到所述外界环境。
4.如权利要求2或3所述的计算系统，其特征在于，当所述类脑协处理器组件包括多个所述人工神经网络协处理器、多个所述脉冲神经网络协处理器或多个所述混合协处理器时，各所述协处理器具有可扩展接口，多个同种类的协处理器通过各自所述可扩展接口互相连接进行数据信息交互传输，不同种类的协处理器通过所述接口模块进行数据信息交互传输。
5.如权利要求2-4任一项所述的计算系统，其特征在于，所述人工神经网络协处理器包括多个并行的人工神经网络计算单元，各所述人工神经网络计算单元之间通过内部总线互相连接进行数据信息交互传输；所述人工神经网络计算单元包括依次连接的权重存储单元、矩阵计算单元、向量计算单元和中间值存储单元，所述中间值存储单元连接所述矩阵计算单元。
6.如权利要求2-5任一项所述的计算系统，其特征在于，所述脉冲神经网络协处理器包括多个并行计算的脉冲神经网络计算单元和与脉冲神经网络计算单元数量一致的多个路由通信单元，每个所述脉冲神经网络计算单元都连接一个所述路由通信单元，各所述路由通信单元之间互相连接形成片上路由网络进行数据信息交互传输；所述脉冲神经网络计算单元包括轴突输入单元、突触权重存储单元、控制单元、树突计算单元和神经元计算单元，所述轴突输入单元、突触权重存储单元、控制单元和神经元计算单元均连接树突计算单元，所述控制单元分别连接所述轴突输入单元和所述神经元计算单元。
7.如权利要求2-6任一项所述的计算系统，其特征在于，所述类脑协处理器组件的各所述协处理器根据接口模块的逻辑和自身运行状态在计算状态和低功耗空闲状态之间切换。
8.如权利要求2-7任一项所述的计算系统，其特征在于，所述接口模块包括数据暂存单元、指令暂存单元、数据格式转换单元和协处理器接口单元；所述数据暂存单元包括若干组存储区间，所述存储区间的组数与接口模块所连接的协处理器数量一致，用于暂存各所述协处理器与所述存储单元之间交换数据、各协处理器与外部接口之间交换数据以及各协处理器之间交换数据；所述指令暂存单元具有先入先出存储结构，用于暂存从算数/逻辑运算和控制单元发送的需要执行的多个指令。
9.如权利要求8所述的计算系统，其特征在于，所述存储区间包括第一输入暂存、第二输入暂存和输出暂存，所述第一输入暂存和第二输入暂存交替执行从总线接收数据和将暂存数据发送给协处理器两个任务，所述输出暂存将协处理器处理后的数据输出至存储单元、外部接口或另一协处理器。
10.如权利要求8所述的计算系统，其特征在于，当所述类脑协处理器组件包括有人工神经网络协处理器和脉冲神经网络协处理器时，所述协处理器接口单元包括与所述脉冲神经网络协处理器连接的地址-事件编码解码单元以及与所述人工神经网络协处理器连接的数值量输入输出单元，所述地址-事件编码解码单元与所述数值量输入输出单元通过所述数据格式转换单元相互连接传输数据，所述数据格式转换单元对人工神经元数量值信息和脉冲神经元事件包信息进行格式的相互转换。
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