CN1898626A - 集成电路的时钟分配 - Google Patents

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Abstract

提供一种电路，所述电路具有：多个互连的逻辑块；用于把基准时钟信号分配给所述逻辑块的主时钟发生器。所述电路中的每一个逻辑块都包括本地时钟发生器，所述本地时钟发生器从基准时钟信号产生用于进一步提供给逻辑块的相应的元件的同步本地时钟信号组。在这样的电路中，在第一块的本地时钟信号组和第二块的本地时钟信号组之间引入相移。

Description

集成电路的时钟分配
本发明涉及半导体电路和向集成电路不同区域的时钟分配。本发明还涉及用于优化需要进行块间同步的各块中间的时钟平衡的时钟策略。
在大规模集成电路(IC)中，趋势是增大芯片面积和提高时钟频率。IC是用像触发器单元等元件构建的，其操作和交换变得越来越快，而需要平衡的点数随着芯片尺寸而呈指数增大。这两个趋势的后果是时钟脉冲相位差变坏，而该行业力求使新的电路设计总体时钟树的品质维持在可以接受的水平上。因而设想了一些解决方案，来缩短时钟脉冲相位差，但是设计者需要特别注意功率消耗，它可能随着开发的某些技术而有上升趋势。
美国专利2002/0060595公开一种用于减小大规模集成电路时钟脉冲相位差的方法。所述文献提出一种半导体IC，包括多个以独立的时钟运行的区域和相位分离元件，后者使一个时钟的相位不同于另一个时钟的相位，并分别把这些时钟分配到这些区域。在所公开的电路中，相位分离元件把时钟分配到每一个区域的时钟驱动电路。相位分离元件具有设置和分配每一个时钟相位的元件，使得要分别分配到这些区域的时钟每一个周期的起点对于每一个区域处于不同的定时。在这种解决方案中，把时钟分配给定区域的过程仍旧依靠从相位分离元件起的分配路径，而从主时钟发生器或相位分离元件至待向其提供时钟的区域的这些路径可能随着电路中的点数的增多而变大。所述电路的总体时钟树的深度可能变大，因而，分配路径变得不可靠并易于出现外部噪音问题。
本发明人已经找出一种向逻辑块分配时钟，减轻现存的设计瑕疵的解决方案。
提出一种包括多个互连逻辑块的电路。基准时钟发生器产生分配到所有逻辑块的基准时钟信号。每一块都包括产生各自的同步本地时钟信号组的至少一个本地时钟发生器。所述发生器从基准时钟信号产生本地时钟信号并进一步将它们提供给所述逻辑块的各个元件。所述电路使得第一块的本地时钟信号组相对于另一块的本地时钟信号组发生相位移动。
本发明在每一块内引入时钟发生器，，以便与集中管理各块中的时钟的产生和分配的设计相比，可以局部地管理时钟的产生。局部地管理时钟，允许把所述电路的规模减小到块的等级，因而，避免大型芯片设计中的时钟平衡和时钟脉冲相位差的问题。允许本地时钟各块独立，就允许减小时钟脉冲相位差，因而提高了时钟树的总体品质。在所述电路的某些逻辑块之间引入的相移避免所有本地时钟同时切换，已知所有本地时钟同时切换将导致耗用功率。确实，若电路内所有本地时钟都相位同步并与基准时钟同步，则可以在基准时钟的层次，在时钟边沿附近会看到耗用功率的峰值。这样的现象强烈地要求采用往往与收得率损失(yield loss)相联系的芯片上的电源。因而，本发明中引入的相移将这些功率峰值平滑。本发明的一个或多个实施例的另一个优点是减少需要平衡的电路点数。
将参照在下文中描述的实施例阐述本发明的这些及其他方面，从下文中描述的实施例将明白本发明的这些及其他方面。现将以举例方式参照附图更详细地描述本发明，附图中：
图1是本发明电路中逻辑块的示范性实施例的方框图；
图2是表示图1逻辑块的本地时钟的定时图；
图3是本发明电路中逻辑块的另一个示范性实施例的方框图；
图4是图3逻辑块本地时钟的定时图；
图5和图6是本发明电路中逻辑块的其它的示范性实施例的方框图；以及
图7是图6的逻辑块的本地时钟的定时图。
将借助于本发明电路块的几个示范性实施例来举例说明本发明。本发明的电路可以包括一种或多种类型的块对或块组，诸如这里呈现的或它们的组合。但是，这里呈现的块设计、其中包含的元件和图3和图6所示的块之间的数据路径只是为了举例说明而给提供的，不应用来限制本发明的范围和本发明电路设计。在以下的描述中，在块100、200和300中产生的时钟分别用后缀phi1，phi2和phi3标记。
图1是包括逻辑块100和200的本发明电路的一部分的示范性实施例的第一方框图。本发明的电路可以是任何类型的集成电路，诸如RF电路或处理电路。在所述实施例中，块100包括例如时钟发生器单元110、触发器单元120和130以及单元120的数据输出和单元130的数据输入之间的组合单元140。时钟发生器单元110根据从本发明的电路的基准时钟发生器接收的基准时钟Clkref产生本地时钟信号clk1_phi1和clk2_phi1产生，例如，可以从所接收的基准时钟clkref的时钟分频和相位移动获得内部时钟信号clk1_phi1和clk2_phi1。时钟clk1_phi1和clk2_phi1是与基准时钟clkref同步的。图1中没有示出电路的基准时钟发生器，可以以锁相环块的形式来实现所述基准时钟发生器。块200类似于块100并包括类似的元件：产生本地时钟信号clk2_phi2和clk1_phi2的本地时钟发生器单元210，所述本地时钟信号clk2_phi2和clk1_phi2通过存储器240提供给触发器单元220和230的相应的允许输入端。
在这第一实施例中，块100和200彼此独立运行，而且两个块之间没有数据交换。因此，没有必要使两块同步。相反，在所述实施例中，在块100中产生的时钟组，亦即，clk1_phi1和clk2_phi1和块200中产生时钟组，亦即，clk1_phi2和clk2_phi2之间任意地引入相移。图2的定时图中示出块100和200各自的本地时钟，并正如可以看到的，时钟发生器单元110和210引入了基准时钟clk_ref的一个时钟周期的相移。另外，可以为每个独立的块100和200构建一个时钟树，而且每一块是独立平衡的，以便保证内部时钟信号的时钟边沿之间没有裕度。其结果是，在一个给定的块中，为了各元件的同步的内部操作，每一个各自块的所有本地时钟信号都是同步的。
图2是本发明电路的一部分的另一个示范性实施例。在所述实施例中，块100和200通过数据路径400通信。数据路径400可以是单向单一数据路径。单元130的数据输出连接到块200的触发器单元250的数据输入。单元250的允许输入端是由时钟发生器单元210所产生的时钟clk3_phi2触发的。如图4所示，每一块100和200都是内部平衡的，而且因而，块100的内部时钟亦即时钟信号clk1_phi1和clk2_phi1是彼此同步的，并还与它们从其中产生的基准时钟clk_ref同步。类似地，在块200中，时钟信号sclk1_phi2，clk2_phi2和clk3_phi2也是彼此同步的，而且也与它们从其中产生的基准时钟clk_ref同步。在所述实施例中，在块100的内部时钟组和块200的内部时钟的组之间引入一个基准时钟周期的相移。确实，数据是通过数据路径400从块100的单元130传输到块200的单元250的。当单元130的允许输入端被激活时，亦即，当提供给单元130的允许输入端的块100的时钟信号clk1_phi反转时，数据便加在数据路径400上。当单元250的允许输入端被激活时，亦即，当块200提供给单元250的允许输入端的时钟信号clk3_phi2反转时，单元250便从数据路径400取出数据。在这示范性实施例中，时钟信号clk3_phi2反转得比块100的内部时钟clk1_phi1迟后一个时钟周期，而因此，当单元250被激活时，当前数据出现在单元250的数据输入端。
在图5中描绘的第四示范性实施例中，单元250的切换受在单元250的允许输入端提供的基准时钟clk_ref的控制。但是，因为块100是内部平衡的，所以，以下两个信号彼此同步：
-导致单元130激活从而导致将数据写入数据路径400的时钟信号clk1_phi，
-基准时钟信号clk_ref。
另外，当基准时钟信号clk_ref反转时，单元250读数据路径400。于是，当单元250从数据路径400读数据时，可能出现数据违规(violation)，所述数据尚不存在和不稳定，因为它同时由单元130输出。为此，在单元130和单元250之间的数据路径400设置具有反相允许输入端的触发器单元260，以便允许在基准时钟信号clk_ref下切换(down switch)时读出数据路径400上的数据。因此，当单元260读出在数据路径400上传输的数据时，由单元130提供的数据在数据路径400上是稳定的。于是当基准时钟clk_ref向上反转时，可以把数据提供给单元250。
图6提出包括块100、200和300的本发明的电路的一部分的另一个实施例。在块100，200和300特定的示范性实施例中，数据总线400把块100的输出端连接到块200和300的输入端。与参照图3和图5提出的实施例(其中数据路径400是单向数据链路)相反，数据总线400由于其属性的缘故而给块100、200和300的设计提出附加的约束。确实，数据总线400可以是一个双向通信总线并要求数据以同步方式写入和读出。因而，除了它们的内部时钟平衡之外，块100、200和300需要彼此平衡。因此，首先建立时钟发生器110，210和310，以便产生块100、200和300内的内部时钟同步组，亦即，这些块是内部平衡的。然后，还使一起取出的这3块的时钟树平衡并且使所有内部时钟同步。

Claims (5)

1.一种电路，它包括：
多个互连的逻辑块(100，200，300)；
主时钟发生器，用于把基准时钟信号(clk_ref)分配给所述逻辑块；
每一个逻辑块中的至少一个的本地时钟发生器(110，210，310)，用于从所述基准时钟信号产生各自的同步本地时钟信号组(clk1_phi1，clk2_phi2)，以便进一步提供给所述逻辑块的相应的元件(120，130)。
其中第一块的本地时钟信号组相对于第二块的本地时钟信号组发生相位移动。
2.如权利要求1所述的电路，其中所述第一和第二块通过单向数据路径(400)通信。
3.如权利要求2所述的电路，其中所述第一块包括第一逻辑单元，所述第一逻辑单元配置成在提供给所述第一逻辑单元的允许输入端的所述第一块的所述本地时钟信号之一的上升沿，把数据写在所述单向数据路径上，并且所述第二块包括第二逻辑单元，所述第二逻辑单元配置成在提供给所述第二逻辑单元的允许输入端的所述第二块的所述本地时钟信号之一的上升沿，从所述单向数据路径读出所述写入的数据。
4.如权利要求2所述的电路，其中所述第一块包括第一逻辑单元，所述第一逻辑单元配置成在提供给所述第一逻辑单元的允许输入端的所述第一块的所述本地时钟信号之一的上升沿，把数据写在所述单向数据路径上，并且所述第二块包括第二逻辑单元，所述第二逻辑单元配置成在提供给所述第二逻辑单元的允许输入端的所述基准时钟信号的下降沿，从所述单向数据路径读出所述写入的数据。
5.如权利要求1所述的电路，其中还包括通过双向数据总线通信的至少两个附加的块，并而且其中所述至少两个附加的逻辑块的各自的本地时钟信号组是彼此同步的。
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