CN1862829A - 具埋入式栅极总线的功率半导体器件及其制法 - Google Patents
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Abstract
本发明涉及一种具埋入式栅极总线的功率半导体器件及其制造方法，其制造方法主要包含：(a)提供一衬底；(b)蚀刻该衬底，以于该衬底上形成一沟槽部；(c)形成一栅极氧化层，于该衬底及该沟槽部表面；(d)沉积一多晶硅层于该栅极氧化层之上；(e)蚀刻该多晶硅层，以于该沟槽部内形成一栅极层；(f)形成一电介质绝缘层，于部分该栅极层及该栅极氧化层之上，并定义一接触窗；以及(g)形成一金属层，于该电介质绝缘层及该沟槽部之上，并经由该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。其中，该栅极层为一埋入式栅极总线，且通过蚀刻工艺制得，不需复加光刻技术，可降低制造成本以及提高产能。
Description
技术领域
本发明涉及一种功率半导体器件结构及其制造方法，尤指一种具埋入式栅极总线的功率半导体器件结构及其制造方法。
背景技术
近年来，功率半导体器件，例如金属氧化物半导体场效应晶体管(metaloxide semiconductor field effect transistor，MOSFET)、绝缘栅阻隔型双极晶体管(Insulated Gate Bipolar Transistor，IGBT)、结场效应晶体管(Junction FieldEffect Transistor，JFET)或整流二极管(Rectifier)等，在其操作性能及制造流程上均已获得良好的进展。然而为了更进一步改善器件的特性以及降低制造成本，其中一种最主要趋势即在于利用所谓的沟槽技术(trench technology)来完成。直至今日，沟槽技术已成功地被应用于商业上的功率金属氧化物半导体场效应晶体管以及绝缘栅阻隔型双极晶体管等功率半导体器件产品。
已知，传统的功率半导体器件为了处理及整控高电功率，一般会包含许多个彼此并联连接的相同单元胞。每一基本单元胞的控制端点，例如栅极，则以所谓的栅极总线(gate bus)连接在一起，该栅极总线穿过整个芯片(wholedie)。该栅极总线结构传统上是以一高掺杂浓度的多晶硅(highly dopedpolysilicon)制成，其所产生的薄层电阻(sheet resistance)可小于20(ohm/square)。然而该栅极总线是通过一接续于多晶硅沉积工艺后的光刻与蚀刻技术(photolithography and etch technique)来定义。
请参阅图1(a)、图1(b)及图1(c)，其为公知功率半导体器件的不同栅极总线实施态样示意图。如图所示，该功率半导体器件均包含一外延衬底(EPI/substrate)11、一栅极氧化层(gate oxide)12形成于该外延衬底11之上、一栅极总线(gate bus)13定义形成于部分该栅极氧化层12之上、一电介质绝缘层(Inter-Layer Dielectrics)14覆盖于该栅极氧化层12及该栅极总线13之上，以及一金属总线(metal bus)15，形成于该电介质绝缘层14之上，且通过该电介质绝缘层14的接触窗与该栅极总线13相接。于这些不同的公知技术中，栅极总线13皆是由多晶硅(polysilicon)沉积形成，其制造步骤主要为：于该栅极氧化层(gate oxide)12形成于该外延衬底11后，沉积一多晶硅层，再利用一光刻及蚀刻工艺来定义该栅极总线13的区域，而该程序必须引入一道光刻工序后，再以蚀刻完成该栅极总线13的结构，且于完成后还需再将覆加的光刻胶显影剂移除。如此，将使制造成本增加，而产能则会相对地减少。另一方面，该栅极总线13上的该电介质绝缘层14亦容易因为该栅极总线13的结构而影响其沉积及蚀刻定义的结果，进而增加工艺的困难性。
有鉴于在功率半导体器件的制造过程中，栅极总线结构均需外加一光刻蚀刻工艺步骤以制得该结构，致使其制造成本增加，产能减少。因此，如何在不增加设备成本的前提下，进行制造工艺的改变和调整，以改善公知技术的缺点，便成为本技术领域的技术人员所迫切需要解决的问题。
发明内容
本发明的主要目的为提供一种具埋入式栅极总线的功率半导体器件结构与制造方法。通过埋入式栅极总线的导入，再通过制造流程的简单变更，可制取不同的埋入式栅极总线结构，且不需外加一光刻工艺步骤便得以制得该结构，可降低制造成本，并增加产能。
为达上述目的，本发明的一较广义实施样态为提供一种具埋入式栅极总线的功率半导体器件，其结构包含：一衬底，具有一沟槽部；一栅极氧化层，形成于该衬底及该沟槽部表面；一栅极层，形成于该沟槽部内的该栅极氧化层上；一电介质绝缘层，形成于部分该栅极层及该栅极氧化层之上，并定义一接触窗；以及一金属层，形成于该电介质绝缘层及该沟槽部之上，并经由该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。
根据本发明的构想，其中该功率半导体器件可为一金属氧化物半导体场效晶体管(metal oxide semiconductor field effect transistor，MOSFET)或一绝缘栅阻隔型双极晶体管(Insulated Gate Bipolar Transistor，IGBT)。
根据本发明的构想，其中该栅极层填于该沟槽部内。
根据本发明的构想，其中该栅极层形成于该沟槽部的两侧壁。
根据本发明的构想，其中该栅极层形成于该沟槽部的两侧壁，且该电介质绝缘层还形成于该沟槽部的底部。
根据本发明的构想，其中该衬底可为外延衬底。
根据本发明的构想，其中该栅极氧化层可为一热氧化层。
根据本发明的构想，其中该栅极层可为一多晶硅层。
根据本发明的构想，其中该电介质绝缘层可为一沉积氧化层。
为达上述目的，本案另一较广义实施样态为提供一种具埋入式栅极总线的功率半导体器件制造方法，其步骤包含：(a)提供一衬底；(b)蚀刻该衬底，以于该衬底上形成一沟槽部(trench)；(c)形成一栅极氧化层，于该衬底及该沟槽部表面；(d)沉积一多晶硅层于该栅极氧化层之上；(e)蚀刻该多晶硅层，以于该沟槽部内形成一栅极层；(f)形成一电介质绝缘层于部分该栅极层及该栅极氧化层之上，并定义一接触窗；以及(g)形成一金属层于该电介质绝缘层及该沟槽部之上，并通过该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。
根据本发明的构想，其中该步骤(b)以一各向异性蚀刻工艺进行。
根据本发明的构想，其中该步骤(b)以一干式蚀刻工艺进行。
根据本发明的构想，其中该步骤(c)为一热氧化工艺。
根据本发明的构想，其中该步骤(e)以一各向异性蚀刻工艺进行。
根据本发明的构想，其中该步骤(e)以一干式蚀刻工艺进行。
为达上述目的，本发明再一较广义实施样态为提供一种具埋入式栅极总线的功率半导体器件，其结构包含：一衬底，具有一沟槽部(trench)；一栅极层，形成于该沟槽部内的两侧壁面；一电介质绝缘层，形成于部分该栅极层及该衬底之上，并定义一接触窗；以及一金属层，形成于该电介质绝缘层及该沟槽部之上，并经由该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。
根据本发明的构想，其中该功率半导体器件可为一结场效应晶体管(Junction Field Effect Transistor，JFET)。
根据本发明的构想，其中该衬底与该栅极层间还具有一第一硅晶层。
根据本发明的构想，其中该衬底可为一N型硅晶，而该第一硅晶层可为一P型硅晶。
根据本发明的构想，其中该栅极层可为一多晶硅层。
根据本发明的构想，其中该电介质绝缘层可为一沉积氧化层。
为达上述目的，本案又一较广义实施样态为提供一种具埋入式栅极总线的功率半导体器件制造方法，其步骤包含：(a)提供一衬底；(b)蚀刻该衬底，以于该衬底上形成一沟槽部(trench)；(c)沉积一多晶硅层于该衬底及该沟槽部之上；(d)蚀刻该多晶硅层，以于该沟槽部内的两侧壁面形成一栅极层；(e)形成一电介质绝缘层，于部分该栅极层及该衬底之上，并定义一接触窗；以及(f)形成一金属层，于该电介质绝缘层及该沟槽部之上，并经由该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。
本发明通过埋入式栅极总线的导入，再通过制造流程的简单变化，便可制取不同的埋入式栅极总线结构，且不需外加一光刻工艺步骤便得以制得该结构，可降低制造成本，并增加产能。
附图说明
图1(a)-1(c)为公知功率半导体器件的不同栅极总线实施态样示意图。
图2为本发明一较佳实施例的具埋入式栅极总线的功率半导体器件结构示意图。
图3(a)-3(g)为图2所示器件的制程结构示意图。
图4(a)-4(h)为另一较佳实施例的具埋入式栅极总线的功率半导体器件制程结构示意图。
图5(a)-5(h)为另一较佳实施例的具埋入式栅极总线的功率半导体器件制程结构示意图。
图6为本发明又一较佳实施例的具埋入式栅极总线的功率半导体器件结构示意图。
图7(a)-7(g)为图6所示器件的制程结构示意图。
其中，附图标记说明如下：
11： 外延衬底 12： 栅极氧化层
13： 栅极总线 14： 电介质绝缘层
15： 金属总线 21： 外延衬底
211： 沟槽部 22： 栅极氧化层
23： 栅极层 231： 多晶硅层
24： 电介质绝缘层 25： 接触窗
26： 金属层 31： 外延衬底
311： 沟槽部 32： 第一硅晶层
33： 栅极层 331： 多晶硅层
34： 电介质绝缘层 35： 接触窗
36： 金属层
具体实施方式
体现本发明特征与优点的一些典型实施例将在以下的说明中详细叙述。应理解的是本发明能够在不同的态样上具有各种变化，其皆不脱离本发明的范围，且其中的说明及图标在本质上作为说明之用，而非用以限制本发明。
请参阅图2，其为本发明一较佳实施例的具埋入式栅极总线的功率半导体器件结构示意图。本发明的具埋入式栅极总线的功率半导体器件结构主要包含：一外延衬底21，具有一沟槽部(trench)211；一栅极氧化层22，形成于该外延衬底21及该沟槽部211表面；一栅极层23，形成于该沟槽部211内的该栅极氧化层22上；一电介质绝缘层24，形成于部分该栅极层23以及该栅极氧化层22之上，并形成接触窗25；以及一金属层26，形成于该电介质绝缘层24及该沟槽部211之上，并经由该接触窗25与该栅极层23连接，以形成该具埋入式栅极总线的功率半导体器件。
于一些实施例中，本发明的结构可用于一金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)或一绝缘栅阻隔型双极晶体管(Insulated Gate Bipolar Transistor，IGBT)。另外，栅极层23填于沟槽部211内。此外，该栅极氧化层22可为热氧化层，该栅极层23可为多晶硅层，而该电介质绝缘层24则可为沉积氧化层。
请参阅图3(a)-3(g)，其为图2所示器件的制程结构示意图。该具埋入式栅极总线的功率半导体器件的制程包含下列步骤。首先，提供一外延衬底21，如图3(a)所示。然后，以一各向异性的干式蚀刻工艺，蚀刻该外延衬底21，以于该外延衬底21上形成一沟槽部(trench)211，如图3(b)所示。接着，利用一热氧化工艺，氧化部分该外延衬底21，以形成一栅极氧化层22于该外延衬底21及该沟槽部211表面，如图3(c)所示。然后，沉积一多晶硅层231于该栅极氧化层22之上，且填满该沟槽部211，如图3(d)所示。随后，以一各向异性的干式蚀刻工艺，全面蚀刻该多晶硅层231，最后可于该沟槽部211内形成一栅极层23，如图3(e)所示。接着，沉积一电介质绝缘层24于该栅极氧化层22及该栅极层23之上，然后以掩模以及光刻蚀刻工艺移除部分电介质绝缘层24，以定义接触窗(window)25，如图3(f)所示。之后，形成一金属层26于该电介质绝缘层24及该沟槽部211之上，并经由该接触窗25与该栅极层23连接，以形成该具埋入式栅极总线的功率半导体器件，如图3(g)所示。
于其它实施例中，本发明具埋入式栅极总线的功率半导体器件亦可视多晶硅层厚度以及沟槽部宽度等因素略微调整器件结构与制程。请参阅图4(a)-4(h)，其为另一较佳实施例的具埋入式栅极总线的功率半导体器件制程结构示意图。该具埋入式栅极总线的功率半导体器件的制程包含下列步骤。首先，提供一外延衬底21，如图4(a)所示。然后，以一各向异性的干式蚀刻工艺，蚀刻该外延衬底21，以于该外延衬底21上形成一沟槽部(trench)211，如图4(b)所示。接着，利用一热氧化工艺，氧化部分该外延衬底21，以形成一栅极氧化层22于该外延衬底21及该沟槽部211表面，如图4(c)所示。之后，沉积一多晶硅层231于该栅极氧化层22之上，且填满该沟槽部211，如图4(d)所示。然后，以一各向异性的干式蚀刻工艺，全面蚀刻该多晶硅层231，并蚀刻至该沟槽部211的底部，以暴露部分该沟槽部211底部的栅极氧化层22，最后该多晶硅层231于该沟槽部211内的两侧壁形成一栅极层23结构，如图4(e)所示。随后，沉积一电介质绝缘层24于该栅极层23及该栅极氧化层22之上，如图4(f)所示。接着，再利用一光刻及蚀刻工艺，移除部分该电介质绝缘层24，以于该栅极氧化层22与部分该栅极层23之上以及该沟槽部211的底面保留其余的电介质绝缘层24，并暴露部分该栅极层23以形成一接触窗25，如图4(g)所示。然后，形成一金属层26于该电介质绝缘层24及该沟槽部211内的该电介质绝缘层24上，并通过该接触窗25与该栅极层23连接，以形成该具埋入式栅极总线的功率半导体器件，如图4(h)所示。当然，沟槽部211底部的电介质绝缘层24是否保留端视电介质绝缘层24厚度以及蚀刻时间决定。
除此之外，本发明具埋入式栅极总线的功率半导体器件制造方法，亦可如图5(a)-5(h)所示。该制造方法的步骤如下。首先，提供一外延衬底21，如图5(a)所示。接着，以一各向异性的干式蚀刻工艺，蚀刻该外延衬底21，以于该外延衬底21上形成一沟槽部(trench)211，如图5(b)所示。然后，利用一热氧化工艺，氧化部分该外延衬底21，以形成一栅极氧化层22于该外延衬底21及该沟槽部211表面，如图5(c)所示。之后，沉积一多晶硅层231于该栅极氧化层22之上，且填满该沟槽部211，如图5(d)所示。然后，以一各向异性的干式蚀刻工艺，全面蚀刻该多晶硅层231，并蚀刻至该沟槽部211的底部，以暴露部分该沟槽部211底部的栅极氧化层22，最后该多晶硅层231于该沟槽部211内的两侧壁形成一栅极层23结构，如图5(e)所示。随后，沉积一电介质绝缘层24于该栅极层23及该栅极氧化层22之上，如图5(f)所示。接着，再利用一光刻及蚀刻工艺，移除部分该电介质绝缘层24，以于该栅极氧化层22以及部分该栅极层23上形成电介质绝缘层24，并暴露部分该栅极层23以形成一接触窗25，如图5(g)所示。然后，形成一金属层26于该电介质绝缘层24及该沟槽部211内，并通过该接触窗25与该栅极层23连接，以形成该具埋入式栅极总线的功率半导体器件，如图5(h)所示。
请参阅图6，其为本发明另一较佳实施例的具埋入式栅极总线的功率半导体器件结构示意图。本发明的具埋入式栅极总线的功率半导体器件，其结构包含：一外延衬底31，具有一沟槽部(trench)311；一栅极层33，形成于该沟槽部311内的两侧壁面；一电介质绝缘层34，形成于部分该栅极层33及该外延衬底31之上，并暴露部分该栅极层33以定义接触窗35；以及一金属层36，形成于该电介质绝缘层34及该沟槽部311之上，并通过该接触窗35与部分该栅极层33连接，以形成该具埋入式栅极总线的功率半导体器件。于此实施例中，该外延衬底31与该栅极层33间还具有一第一硅晶层32。上述的结构可应用于一结场效应晶体管(Junction Field Effect Transistor，JFET)。在实际应用时，该外延衬底31可为一N型硅晶层，而该第一硅晶层32则可为一P型硅晶。另外，该栅极层33的投影面积小于该沟槽部311的投影面积，即该栅极层33仅设置于该沟槽部311的两侧边。另外，该栅极层33可为一多晶硅层，而该电介质绝缘层34可为一沉积氧化层。
根据上述构想，本发明还提供一种具埋入式栅极总线的功率半导体器件制造方法，其步骤如图7(a)～7(g)所示。首先，提供一外延衬底31，该外延衬底31还包含一第一硅晶层32，在实际应用时，该外延衬底31可为一N型硅晶，而该第一硅晶层32则可为一P型硅晶，如图7(a)所示。然后，以一各向异性的干式蚀刻工艺，蚀刻该外延衬底31的该第一硅晶层32，以于该外延衬底31的该第二硅晶层32上形成一沟槽部(trench)311，如图7(b)所示。随后，沉积一多晶硅层331于该外延衬底31及该沟槽部311之上，且填满该沟槽部311，如图7(c)所示。之后，以一各向异性的干式蚀刻工艺，全面蚀刻该多晶硅层331，以于该沟槽部311内的两侧壁面形成一栅极层33，并暴露部分该沟槽部311的底部，如图7(d)所示。随后，沉积一电介质绝缘层34于该栅极层33上及该沟槽部311内，如图7(e)所示。接着，再利用一光刻及蚀刻制程，移除部分该电介质绝缘层34，以于该外延衬底31以及部分该栅极层33上形成电介质绝缘层34，并暴露部分该栅极层33以定义一接触窗35，如图7(f)所示。然后，形成一金属层36于该电介质绝缘层34及该沟槽部311上，并通过该接触窗35与部分该栅极层33连接，以形成该具埋入式栅极总线的功率半导体器件，如图7(g)所示。
综上所述，本发明提供一种具埋入式栅极总线的功率半导体器件结构，可应用于例如金属氧化物半导体场效应晶体管(metal oxide semiconductorfield effect transistor，MOSFET)、绝缘栅阻隔型双极晶体管(Insulated GateBipolar Transistor，IGBT)或结场效应晶体管(Junction Field Effect Transistor，JFET)等。通过埋入式栅极总线的导入，再通过制造流程的简单变化，便可制取不同的埋入式栅极总线结构，且不需外加一光刻工艺步骤便得以制得该结构，可降低制造成本，并增加产能。
本发明已由上述实施例进行了详细叙述，其可由熟悉本领域的技术人员进行各种修饰，但皆不脱离所附权利要求所保护的范围。
Claims (13)
1.一种具埋入式栅极总线的功率半导体器件，其结构包含：
一衬底，具有一沟槽部；
一栅极氧化层，形成于该衬底及该沟槽部表面；
一栅极层，形成于该沟槽部内的该栅极氧化层上；
一电介质绝缘层，形成于部分该栅极层及该栅极氧化层之上，并定义一接触窗；以及
一金属层，形成于该电介质绝缘层及该沟槽部之上，并经由该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。
2.如权利要求1所述的具埋入式栅极总线的功率半导体器件，其特征在于该功率半导体器件为一金属氧化物半导体场效应晶体管或一绝缘栅阻隔型双极晶体管，而该衬底为外延衬底。
3.如权利要求1所述的具埋入式栅极总线的功率半导体器件，其特征在于该栅极层填于该沟槽部内以及/或形成于该沟槽部的两侧壁。
4.如权利要求1所述的具埋入式栅极总线的功率半导体器件，其特征在于该栅极层形成于该沟槽部的两侧壁，且该电介质绝缘层还形成于该沟槽部的底部。
5.如权利要求1所述的具埋入式栅极总线的功率半导体器件，其特征在于该栅极氧化层为一热氧化层，该栅极层为一多晶硅层，而该电介质绝缘层为一沉积氧化层。
6.一种具埋入式栅极总线的功率半导体器件制造方法，其步骤包含：
(a)提供一衬底；
(b)蚀刻该衬底，以于该衬底上形成一沟槽部；
(c)形成一栅极氧化层于该衬底及该沟槽部表面；
(d)沉积一多晶硅层于该栅极氧化层之上；
(e)蚀刻该多晶硅层，以于该沟槽部内形成一栅极层；
(f)形成一电介质绝缘层于部分该栅极层及该栅极氧化层之上，并定义一接触窗；以及
(g)形成一金属层于该电介质绝缘层及该沟槽部之上，并通过该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。
7.如权利要求6所述的具埋入式栅极总线的功率半导体器件制造方法，其特征在于该步骤(b)与该步骤(e)以一各向异性蚀刻工艺进行。
8.如权利要求6所述的具埋入式栅极总线的功率半导体器件制造方法，其特征在于该步骤(b)与该步骤(e)以一干式蚀刻工艺进行。
9.如权利要求6所述的具埋入式栅极总线的功率半导体器件制造方法，其特征在于该步骤(c)为一热氧化工艺。
10一种具埋入式栅极总线的功率半导体器件，其结构包含：
一衬底，具有一沟槽部；
一栅极层，形成于该沟槽部内的两侧壁；
一电介质绝缘层，形成于部分该栅极层及该衬底之上，并定义一接触窗；以及
一金属层，形成于该电介质绝缘层及该沟槽部之上，并经由该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。
11如权利要求10所述的具埋入式栅极总线的功率半导体器件，其特征在于该功率半导体器件为一结场效应晶体管。
12如权利要求10所述的具埋入式栅极总线的功率半导体器件，其特征在于该衬底与该栅极层间还具有一第一硅晶层，且其中该衬底为一N型硅晶，而该第一硅晶层为一P型硅晶，该栅极层为一多晶硅层，而该电介质绝缘层为一沉积氧化层。
13.一种具埋入式栅极总线的功率半导体器件制造方法，其步骤包含：
(a)提供一衬底；
(b)蚀刻该衬底，以于该衬底上形成一沟槽部；
(c)沉积一多晶硅层于该衬底及该沟槽部之上；
(d)蚀刻该多晶硅层，以于该沟槽部内的两侧壁形成一栅极层；
(e)形成一电介质绝缘层，于部分该栅极层及该衬底之上，并定义一接触窗；以及
(f)形成一金属层，于该电介质绝缘层及该沟槽部之上，并经由该接触窗与该栅极层连接，以形成该具埋入式栅极总线的功率半导体器件。
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| CN101593684B (zh) * | 2008-05-29 | 2011-10-05 | 中芯国际集成电路制造(北京)有限公司 | 多晶硅栅极、半导体器件及其形成方法 |
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