CN1858904A - 一种半导体元件与在其导电部间建立电性联系的方法 - Google Patents
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Abstract
本发明是有关于一种具内连导线的斜低陷部的半导体元件与在其导电部间建立电性联系的方法，该半导体元件，其具有在金属化过程中用来容纳金属的倾斜金属低陷部(Oblique Recess)。在一例示中，半导体元件包括形成于导电垫上的介电层，其中导电垫形成于基材之中。蚀刻导电垫，以使导电垫包括有倾斜低陷部，此倾斜低陷部为金属化制程中所沉积的金属的介面。另外，本发明亦揭露形成半导体元件的此些金属接触和内连线的相关方法，本发明的倾斜内连线的优点之一是可以在沿着导体间的倾斜介面中采用厚度相对较薄的阻障层。藉此，第二阻障层的厚度会小于现有习知技术的阻障层，因此可增进半导体元件的电性效能与可靠度。
Description
技术领域
本发明是涉及一种半导体元件，且特别是涉及一种具有改良的金属接触和内连线的半导体元件，以及形成此种金属接触和内连线的相关方法。
背景技术
半导体元件在制造过程中会经过多道制程，这些制程包括与形成金属接触和内连线相关的金属化制程。此金属化制程牵涉到导线的形成，以在半导体元件的不同导电部建立电性联系(Electrical Communication)。
半导体元件有时需要堆叠的内连线或导线间的垂直连结。因而发展出金属镶嵌制程，其中形成复数个开口于半导体元件中，藉以定义出半导体元件的复数个导电部间的通道。接着，一般会蚀刻开口底部的导电部，以形成凹陷部，其提供有助于电性联结的金属接触区。然后，在金属化制程中，如物理气相沉积(Physical Vapor Deposition；PVD)制程、离子化物理气相沉积(ionized-Physical Vapor Deposition；i-PVD)制程、化学气相沉积(Chemical Vapor Deposition；CVD)制程或电镀制程，将金属沉积至开口中。
在过去，内连线制程已包括在半导体元件的介电层中形成开口，藉以形成可通至位于介电层下方的导体(例如导电垫(Conductive Pad))的通道。例如：如图1是绘示具有设置于基材14中的导电垫12、及约形成于导电垫12和基材14上的介电层16。开口18形成于半导体元件10中，以产生通至位于下方的导电垫12的通道。然后，蚀刻导电垫12，以在导电垫12中形成低陷部20。在现有习知技术的布局中，低陷部20是以对称于Y轴而形成。换句话说，由低陷部20所定义的表面平行于介电层16的顶表面22。接着，使用金属化方法来沉积金属至开口中，藉以内连接半导体元件10的复数个导电部。
目前已发现使用上述技术会造成沉积金属在由开口18与低陷部20所定义的半导体元件表面上具有不良的覆盖效果。请参阅图2所示，由于其金属实质形成于开口18的底部和低陷部20的上方，现有习知的金属化方法会造成所沉积的金属24对开口18的侧壁26提供不良的覆盖效果。不平衡的金属覆盖效果会导致不良的导电效果，因而导致半导体元件10的效能与可靠度不良。再者，在较小尺寸的半导体元件中，例如小于0.1μm，对称的低陷部会遭受到高电阻问题，因而降低电路速率。
由此可见，上述现有的半导体元件在制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决半导体元件在制造方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的半导体元件在制造方法，便成了当前业界极需改进的目标。
有鉴于上述现有的半导体元件制造方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的具内连导线的斜低陷部的半导体元件与在其导电部间建立电性联系的方法，能够改进一般现有的半导体元件在制造方法，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的半导体元件制造方法存在的缺陷，而提供一种新型结构的具内连导线的斜低陷部的半导体元件，所要解决的技术问题是使其提供一种改良的半导体元件的内连线，以及形成有助于半导体元件的复数个导电部间的电性连结的金属接触的方法，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种半导体元件，包括：一第一导电部；一介电层，形成于该第一导电部之上，该介电层是由具有实质小于3.4的介电系数的一介电材质所形成，该介电层与该第一导电部具有一开口定义于其中，藉以使在该第一导电部内的该开口定义出一低陷表面，其中该低陷表面相对于该介电层的一上表面呈现倾斜状态；以及一第二导电部，至少有部分地沉积于该开口中，并与该第一导电部相接触，藉以在该第一导电部与该第二导电部之间建立电性联系。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的具内连导线的斜低陷部的半导体元件，其中所述的低陷表面是一实质平坦表面，该实质平坦表面是以相对于该介电层的该上表面的一角度延伸出，该角度被定义为θ，其中1°＜θ＜46°。
前述的具内连导线的斜低陷部的半导体元件，其中所述的低陷表面呈实质地凹面。
前述的具内连导线的斜低陷部的半导体元件，其中所述的第一导电部实质由铜所构成。
前述的具内连导线的斜低陷部的半导体元件，其中所述的第二导电部份实质由铜所形成。
前述的具内连导线的斜低陷部的半导体元件，其中所述的介电层包括碳掺杂氧化硅。
前述的具内连导线的斜低陷部的半导体元件，其中所述的介电层包括氟掺杂氧化硅。
前述的具内连导线的斜低陷部的半导体元件，其中所述的开口通过一单层金属镶嵌制程或一双层金属镶嵌制程所形成。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种半导体元件，包括：一第一导电部，具有一低陷部形成于其中，该低陷部定义出一低陷表面；一介电层，形成于该第一导电部份之上，该介电层具有一开口形成于其中，该开口延伸穿过该介电层以形成通至该第一导电部份的该低陷部的一通道，藉以使该低陷表面相对于该介电层的一上表面是呈现倾斜状态；一阻障层，至少沿着该开口以及该低陷表面所定义的复数个侧壁沉积，其中该阻障层位于该些侧壁的一下半部的厚度大于该阻障层位于该低陷表面上的厚度；以及一第二导电部，至少部分地沉积于该开口中，并与该阻障层位于该第一导电部的上方的部分相接触，藉以在该第一导电部与该第二导电部之间建立电性联系。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的具内连导线的斜低陷部的半导体元件，其中所述的低陷表面是一实质平坦表面，该实质平坦表面相对于该介电层的该上表面以一角度作延伸，该角度可定义为θ，其中1°≤θ≤46°。
前述的具内连导线的斜低陷部的半导体元件，其中所述的低陷表面是呈实质地凹面。
前述的具内连导线的斜低陷部的半导体元件，其中所述的低陷表面是呈实质地凸面。
前述的具内连导线的斜低陷部的半导体元件，其中所述的阻障层是由氮化钽所形成，并通过物理气相沉积、化学气相沉积或原子层化学气相沉积的方式来沉积。
本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种在半导体元件的导电部间建立电性联系的方法，包括：形成一第一导电部；形成一介电层位于该第一导电部之上，其中形成该介电层的材质具有实质小于3.4的介电系数，并使该介电层与该第一导电部具有一开口定义于其中，且使位于该第一导电部内的该开口定义出一低陷表面，其中该低陷表面相对于该介电层的一上表面是呈现倾斜状态；以及形成一第二导电部，使该第二导电部至少有部分沉积于该开口中，并与该第一导电部相接触，藉以在该第一导电部与该第二导电部之间建立电性联系。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为了达到上述目的，本发明提供了一种具内连导线的斜低陷部的半导体元件与在其导电部间建立电性联系的方法，本发明是有关于一种改良的半导体元件的内连线，以及形成有助于半导体元件的复数个导电部间的电性连结的金属接触的方法。在本发明的一实施例中，形成一种半导体元件藉以包含具有可容纳金属的开口的介电层。此开口形成于一导体(例如导电垫)之上，其中此导电垫可形成于基材上。蚀刻导电垫以形成一倾斜低陷(Oblique Recess)部于其中。倾斜低陷部一般会提供导电垫一个不对称方位，此不对称方位相对于用来定义穿过导电垫的中心的轴线。然后进行金属化制程，以沉积金属至开口中和导电垫上，藉以在半导体元件的复数个导电部间形成电性连结。
另外，为了达到上述目的，本发明另提供了一种具内连导线的斜低陷部的半导体元件与在其导电部间建立电性联系的方法，在本发明的又一实施例中，本发明的内连线制程可使用阻障层。更特别的是，制造一种半导体元件以包含形成于一导体(例如导电垫)上的介电层，而此导电垫设置于基材中。接着，形成开口在位于导电垫上的介电层中，藉以提供通至导电垫的一通道。在开口形成之后，沉积阻障层至开口中，藉以覆盖由开口所定义的介电层的侧壁，且亦覆盖导电垫。然后，以蚀刻去除阻障层形成于导电垫上方的部份，藉以暴露出导电垫。接着，使用进一步的蚀刻制程来蚀刻部份的导电垫，使得所形成的导电垫具有一倾斜方位，此倾斜方位是通过相对于穿过导电垫中心的轴线的不对称方位来定义。然后，沿着介电层的侧壁和导电垫的上方形成第二阻障层，以提供半导体元件更进一步的保护。再使用金属化制程来沉积金属至开口中，藉以在半导体元件的复数个导电部间形成电性连结。
借由上述技术方案，本发明具内连导线的斜低陷部的半导体元件与在其导电部间建立电性联系的方法至少具有下列优点：
本发明的倾斜内连线的优点是可以在沿着导体间的倾斜介面中采用厚度相对较薄的阻障层。藉此，第二阻障层110的厚度会小于现有习知技术的阻障层，因此可增进半导体元件90的电性效能与可靠度。
综上所述，具内连导线的斜低陷部的半导体元件与在其导电部间建立电性联系的方法，具有上述诸多优点及实用价值，其不论在产品结构、制造方法或功能上皆有较大改进，在技术上有较大进步，并产生了好用及实用的效果，且较现有的半导体元件的内连线制造方法具有增进的多项功效，从而更加适于实用，并具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示一种具有现有习知半导体元件的剖面示意图，其中对称低陷部形成于半导体元件本身的导电垫之中。
图2是根据图1的半导体元件将金属沉积至半导体元件的开口中以后所绘示的结构剖面示意图。
图3是根据本发明所揭露的原则，在半导体元件的复数个导电部之间形成电性连结所绘示的流程图。
图4是根据图3的制程所绘示的在制程起始步骤中半导体元件的剖面示意图。
图5A是绘示图4的半导体元件的剖面示意图，图中导电垫已被蚀刻而藉以包含有一个具有线性结构的倾斜低陷部。
图5B是绘示图4的半导体元件的剖面示意图，图中导电垫已被蚀刻而藉以包含有一个具有凹形结构的倾斜低陷部。
图5C是绘示图4的半导体元件所的剖面示意图，图中导电垫已被蚀刻而藉以包含有一个具有凸形结构的倾斜低陷部。
图6是绘示图5A的半导体元件在将金属沉积至导电垫上方的开口内部以后的结构的剖面示意图。
图7是根据本发明所揭露的原则，在半导体元件的复数个导电部间形成电性连结所绘示的另一个流程图。
图8是根据图7的流程图所绘示的半导体元件在制程起始步骤时的剖面示意图。
图9是根据图8的半导体元件所绘示的具有形成于半导体开口中的结构剖面示意图。
图10是绘示图9的半导体元件所的剖面示意图，图中阻障层已被蚀刻移除，并且在已被蚀刻移除的阻障下方的导电垫中形成倾斜低陷部。
图11是根据图10的半导体元件所绘示的具有其他阻障层形成于其上的剖面示意图。
图12是绘示图11的半导体元件在将金属沉积至导电垫上方的开口以后的结构的剖面示意图。
10：半导体元件 12：导电垫
14：基材 16：介电层
18：开口 20：低陷部
22：上表面 24：沉积金属
26：侧壁 30：制程
32：形成第一导体 34：形成介电层于第一导体上
36：形成开口于介电层和部份的第一导体中
38：沉积第二导体至开口中
40：半导体元件 42：介电层
44：第一导体 46：基材
50：开口 52：倾斜低陷部第
60：第二导体 70：制程
72：形成开口于导电垫上方的介电层中
74：形成第一阻障层于开口内
76：去除第一阻障层的底部
78：形成低陷部于导电垫中
80：形成第二阻障层于开口中
82：沉积第二导体至开口中
90：半导体元件 92：介电层
94：第一导体 96：基材
100：开口 102：第一阻障层
104：侧壁 106：倾斜低陷部
110：第二阻障层 120：第二导体
Y：轴线 Y2：轴线
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具内连导线的斜低陷部的半导体元件与在其导电部间建立电性联系的方法其具体实施方式、结构、制造方法、步骤、特征及其功效，详细说明如后。
请参阅图3所示，图3是绘示根据本发明所揭露的原则的形成半导体元件内部的电性连结的例示制程30。制程30通常包括形成第一导体的步骤32、形成介电层于第一导体上的步骤34、形成开口于介电层和部份的第一导体中的步骤36、以及沉积第二导体至开口中的步骤38，藉以在第一导体与第二导体之间建立电性联系。
请参阅图4至图6所示，是绘示根据图3的制程所形成的例示半导体元件40。请参阅图4，半导体元件40起初包括有形成于第一导体44上方的介电层42，其中介电层42形成于基材46上。虽未绘示，但基材46可包括环绕第一导体44的绝缘层。介电层42较佳是由碳掺杂氧化硅、氟掺杂氧化硅、碳和氟掺杂氧化硅的混合物或有机低介电常数介电材质所形成的低介电常数介电层(例如：介电常数小于3.4)。第一导体44的形式可为由任何导电材质(例如铜、金属合金或金属氮化物)所形成的导电垫。
请参阅图5A所示，开口50形成于介电层42中和导电垫44的上方，藉以提供通至导电垫44的通道。开口50可通过例如金属镶嵌制程的各种不同方式来形成。本发明的一实施例使用单层金属镶嵌制程，其中罩幕层(Masking Layer)形成在介电层上，并使用微影和等离子蚀刻技术来定义开口。当然，也可以使用其他制程来形成开口50，例如包含有介层窗和沟渠的双层金属镶嵌制程。开口50被图案化直至导电垫44为止，并在导电垫44上进行蚀刻制程，以形成倾斜低陷部52在导电垫44中。实际上，开口50以及倾斜低陷部52的形成，可在单一步骤或多重步骤中进行。倾斜低陷部52可降低排挤效果(Crowding Effect)，因而降低焦耳加热效应(JouleHeating Effect)。焦耳加热的降低可以改善电致迁移并达成更佳的电路可靠度。倾斜低陷部52亦可提供比图1所绘示的对称低陷部20还要大的表面积。表面积的增加可以降低接触电阻，并增进电路速度。
倾斜低陷部52可采用任何结构，只要低陷部所定义的形状相对于Y2轴不对称即可。例如，在图5A中，低陷部52所定义的导电垫44的表面是由左至右往下倾斜。在本发明的一些实施例中，低陷部52是以θ角度来倾斜，其中1°≤θ≤46°。然而，在本发明的其他实施例中，θ可以定义为0°＜θ＜90°。在本发明的另外一些实施例中，倾斜低陷部52可采用非线性形状，例如凹面形状(如图5B所绘示)和凸面形状(如图5C所绘示)。此外，往下倾斜的方向亦可有所变化，而并不受限于如图5A至图5C所示的由左至右的方向。因此「倾斜(Oblique)」这个词语必须解释为含括低陷部52相对于Y2轴的所有不对称的方位，以及含括具有以θ角度倾斜的切线的所有方位，其中此切线沿着由低陷部52所定义的表面来获得，而θ不等于0°。
实际上，用来形成开口52的蚀刻制程可为等离子蚀刻。通过以相对于导电垫44的预设倾斜角度来导向的等离子蚀刻轰击或溅镀，开口52形成来具有倾斜形状。此溅镀制程可涉及使用例如氩或氦的钝气来达成离子轰击。而且，应用在较低压的等离子蚀刻是有益处的，因为在此低压下等离子蚀刻较能控制方向。通过定向蚀刻导电垫44的一部份，其蚀刻速率大于导电垫44的相对部分，来完成倾斜的低陷部。例如：请参阅图5A，可通过以高于蚀刻导电垫44的左侧的蚀刻速率来蚀刻导电垫44的右侧，以形成具有倾斜形状的低陷部52。当然，其他蚀刻技术亦可被考量为落入本发明的范围。
一旦低陷部52形成于导电垫44中后，金属化方法被用来沉积第二导体至开口50中，并与导电垫44相接触。在本发明的一实施例中，使用化学气相沉积、物理气相沉积或电化学电镀的先进薄膜金属化方法来沉积金属至开口50中。请参阅图6，其中所示的第二导体60被沉积至开口中，以从导电垫44建立电性联系至第二导体60。第二导体60可包括任何合适的导电材质，例如铜、铜合金、铝、铝合金、金属合金、金属氮化物或上述材料的结合。因此，通过使用倾斜低陷部52为第一导体与第二导体间的金属接触，可达成较佳的电性效能与可靠度。
本发明可对一般的内连线制程30进行各种不同的修改。例如：可修改内连线制程30，以包括在制程的不同阶段中形成复数个阻障层于开口中。在本发明的一实施例中，请参阅图7，可修改制程30为制程70，其中制程70包括形成开口于导电垫上方的介电层中的步骤72；形成第一阻障层于开口内的步骤74；去除第一阻障层的底部的步骤76，以暴露出导电垫；通过等离子蚀刻或溅镀，形成低陷部于导电垫中的步骤78。一般而言，低介电常数介电层的材料密度远小于一般介电常数介电层的材料密度，因此，低介电常数介电层的溅镀速率会远高于一般介电常数介电层的溅镀速率。实际上，第一阻障层的形成通常保护开口所定义的侧壁，使其免于受到溅镀的损坏。本质上，在移除第一阻障层的底部时，此保护会使步骤72所形成的开口的宽度实质上保持不变，而有利于生产控制。在进行形成低陷部的步骤78后，进行形成第二阻障层于开口中的步骤80，此第二阻障层并形成于低陷的导电垫上。然后，进行沉积第二导体至开口中的步骤82，以在第一导体与第二导体之间建立电性联系。阻障层可被提供来在金属化制程中保护介电层，以下将进一步说明。
请参阅图8至图12所示，是根据图7的制程所绘示的例示半导体元件90。如图8所示，半导体元件90起初包括形成于第一导体94上方的介电层92，其中第一导体94形成于基材96上。介电层92较佳是由碳掺杂氧化硅、氟掺杂氧化硅、碳和氟掺杂氧化硅的混合物或有机低介电常数介电材质所形成的低介电层(例如具有大约小于3.4的介电常数)。第一导体94的形式可为由任何导电材质，例如铜、金属合金或金属氮化物所形成的导电垫。开口100形成于介电层92中，其中介电层92位于导电垫94之上。开口100可通过例如通过上述的镶嵌制程等不同方式来形成。
请参阅图9所示，第一阻障层102是沿着开口100以及导电垫94上方所定义的侧壁104而形成。第一阻障层102可使用不同的沉积制程来形成。例如第一阻障层102可以通过气相沉积制程，如物理气相沉积、化学气相沉积或原子层化学气相沉积来进行沉积。第一阻障层102是由任何可保护介电层92抵抗由等离子蚀刻(将在下文中加以详述)所导致的不良影响的材质所组成。因此，在本发明的一个较佳实施例之中，第一阻障层102包括氮化钽(TaN)。在本实施例之中，假如氮化钽是由原子层化学气相沉积所形成，则第一阻障层102的厚度实质介于5到40之间，假如氮化钽是由物理气相沉积所形成，则第一阻障层102的厚度实质介于50到400之间。
请参阅图10所示，在沉积第一阻障层102之后，以蚀刻移除第一阻障层的底部，来暴露位于第一阻障层102下方的导电垫94。此时，使用上述的等离子蚀刻或溅镀制程来蚀刻导电垫94，藉以在导电垫94之中形成倾斜低陷部106。实际上，等离子蚀刻使用于单一步骤中来移除第一阻障层102的底部，并在导电垫94之中形成倾斜低陷部106。在一些案例之中，等离子蚀刻制程对于介电层92的完整性有不良影响。因此，第一阻障层102是用来在蚀刻导电垫94制程中对介电层92提供保护。请参阅图11，在上述制程之后，将第二阻障层110沉积到开口100之中，藉以沿着侧壁104覆盖第一阻障层102，同时亦覆盖低陷的导电垫94。
接着，采用金属化方法将第二导体沉积于开口100之中，并且使第二导体与导电垫94接触。在本发明的一个实施例之中，采用化学气相沉积、物理气相沉积或电化学电镀的先进薄膜金属化方法，将金属沉积至开口100之中。请参阅图12所示，图12绘示将第二导体120沉积至开口之中，藉以由导电垫94建立电性联系至第二导体120。在导电垫94与第二导体120之间所形成的内连线是一种倾斜内连线。倾斜内连线的优点之一是可以在沿着导体间的倾斜介面中采用厚度相对较薄的阻障层。藉此，第二阻障层110的厚度会小于现有习知技术的阻障层，因此可增进半导体元件90的电性效能与可靠度。例如，若第二阻障层110是由物理气相沉积所形成，则第二阻障层110的厚度大约是在50到250之间。甚至，在本发明的一些较佳实施例之中，较薄的第二阻障层110可使每一接触的欧姆电阻值降低0.1至0.2欧姆(ohm per contact)。
根据以上所揭露的原则，在半导体元件的各个导电部之间形成金属接触和内连线的多种方法与系统已详述如上，必须注意的是以上的叙述是以实施例的方式来表现本发明，而非用以限定本发明。例如以上所述的导电部，可能包括半导体元件的任何导电部，也因此并未将导电部限定为导电垫以及上述实施例所述的沉积金属。另外，以上所述的金属化与蚀刻制程只是范例，因此，还可以使用其他的金属化与蚀刻制程，藉以达到本发明的原则。又另外，上述有关于在导电垫之中形成开口的镶嵌制程也只是范例。因此，可以采用其他制程来形成上述的开口。再者，以上所揭露的技术优势与特征是由上述实施例所提供，并未限定本申请案的制程或结构必须实现上述任何一种或所有的技术优势。
另外，本申请案的标题并非用以限定或征显本发明的申请专利范围。特别是例如：虽标题为「某发明的范畴(Field of the Invention)」申请专利范围并不会因为标题所使用的文字而将专利范围局限在标题字意所述的范畴之中。再者，「发明背景」或「发明所属的技术领域」的任何陈述，并不代表本申请案承认说明书中所陈述的背景技术，即为本发明内容的现有习知技术。说明书的「发明内容」所阐述的内容并不能视为申请专利范围的主要特征。根据本发明的申请专利范围与说明书的限制本申请案可能具有多项发明，而这些发明都受到申请专利范围保护。在所有的实施例之中，申请专利范围都必须依据说明书作最有利的解释，不能仅受限于本申请案的标题。
虽然本发明已以一较佳实施例揭露如上，然其，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视前述的申请专利技术方案所界定的为准。
Claims (14)
1、一种半导体元件，其特征在于其包括：
一第一导电部；
一介电层，形成于该第一导电部之上，该介电层是由具有实质小于3.4的介电系数的一介电材质所形成，该介电层与该第一导电部具有一开口定义于其中，藉以使在该第一导电部内的该开口定义出一低陷表面，其中该低陷表面相对于该介电层的一上表面呈现倾斜状态；以及
一第二导电部，至少有部分地沉积于该开口中，并与该第一导电部相接触，藉以在该第一导电部与该第二导电部之间建立电性联系。
2、根据权利要求1所述的半导体元件，其特征在于其中所述的低陷表面是一实质平坦表面，该实质平坦表面是以相对于该介电层的该上表面的一角度延伸出，该角度被定义为θ，其中1°＜θ＜46°。
3、根据权利要求1所述的半导体元件，其特征在于其中所述的低陷表面呈实质地凹面。
4、根据权利要求1所述的半导体元件，其特征在于其中所述的第一导电部实质由铜所构成。
5、根据权利要求1所述的半导体元件，其特征在于其中所述的第二导电部份实质由铜所形成。
6、根据权利要求1所述的半导体元件，其特征在于其中所述的介电层包括碳掺杂氧化硅。
7、根据权利要求1所述的半导体元件，其特征在于其中所述的介电层包括氟掺杂氧化硅。
8、根据权利要求1所述的半导体元件，其特征在于其中所述的开口通过一单层金属镶嵌制程或一双层金属镶嵌制程所形成。
9、一种半导体元件，其特征在于其包括：
一第一导电部，具有一低陷部形成于其中，该低陷部定义出一低陷表面；
一介电层，形成于该第一导电部份之上，该介电层具有一开口形成于其中，该开口延伸穿过该介电层以形成通至该第一导电部份的该低陷部的一通道，藉以使该低陷表面相对于该介电层的一上表面是呈现倾斜状态；
一阻障层，至少沿着该开口以及该低陷表面所定义的复数个侧壁沉积，其中该阻障层位于该些侧壁的一下半部的厚度大于该阻障层位于该低陷表面上的厚度；以及
一第二导电部，至少部分地沉积于该开口中，并与该阻障层位于该第一导电部的上方的部分相接触，藉以在该第一导电部与该第二导电部之间建立电性联系。
10、根据权利要求9所述的半导体元件，其特征在于其中所述的低陷表面是一实质平坦表面，该实质平坦表面相对于该介电层的该上表面以一角度作延伸，该角度可定义为θ，其中1°θ46°。
11、根据权利要求9所述的半导体元件，其特征在于其中所述的低陷表面是呈实质地凹面。
12、根据权利要求9所述的半导体元件，其特征在于其中所述的低陷表面是呈实质地凸面。
13、根据权利要求9所述的半导体元件，其特征在于其中所述的阻障层是由氮化钽所形成，并通过物理气相沉积、化学气相沉积或原子层化学气相沉积的方式来沉积。
14、一种在半导体元件的导电部间建立电性联系的方法，其特征在于其包括：
形成一第一导电部；
形成一介电层位于该第一导电部之上，其中形成该介电层的材质具有实质小于3.4的介电系数，并使该介电层与该第一导电部具有一开口定义于其中，且使位于该第一导电部内的该开口定义出一低陷表面，其中该低陷表面相对于该介电层的一上表面是呈现倾斜状态；以及
形成一第二导电部，使该第二导电部至少有部分沉积于该开口中，并与该第一导电部相接触，藉以在该第一导电部与该第二导电部之间建立电性联系。
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