CN1841931B

CN1841931B - 容差输入电路

Info

Publication number: CN1841931B
Application number: CN2005101058617A
Authority: CN
Inventors: 铃木丰树; 富田光明; 岩本雅博; 宇野治
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Socionext Inc
Priority date: 2005-03-29
Filing date: 2005-09-29
Publication date: 2010-10-13
Anticipated expiration: 2025-09-29
Also published as: US20060220686A1; CN1841931A; KR20060105411A; EP1708365B1; JP2006279569A; EP1708365A1; US7501852B2; JP4188933B2; KR100721300B1

Abstract

本发明提供了一种容差输入电路(200；300；400；500)，不论制造差异如何，都稳定工作，而不必调整输入电路(2)的阈值。该容差输入电路包括降压设备，该电压设备是由连接在输入垫(1)和输入电路之间的N沟道MOS晶体管(Tr3)所配置的。来自电源(VDD)的电压被提供到降压设备中的N沟道MOS晶体管的栅极，以将提供到输入垫的高电压信号的电压减小到电源电压或更低。电压减小后的信号被提供到输入电路。该容差输入电路包括背栅电压控制电路(4)，用于在输入垫被提供高电压信号时，增大降压设备中的N沟道MOS晶体管的背栅电压。

Description

容差输入电路

技术领域

本发明涉及一种容差(tolerant)输入电路，其包括被提供以电压信号的输入端，该电压信号的电压高于来自电源的电压。

背景技术

可能出现这样的情况：电压高于来自电源的电压的电压信号被施加到半导体集成电路。为了确保半导体集成电路在这种情况下正常工作，半导体集成电路并入了容差输入电路。容差输入电路包括降压(step-down)设备，其连接在输入缓冲器电路的输入垫(input pad)和输入端之间。降压设备防止输入缓冲器电路被提供到输入垫的电压信号所损坏。

图1是示出现有技术的容差输入电路100的示例的示意性电路图。输入垫1经由N沟道MOS晶体管Tr1连接到输入缓冲器电路2的输入端。晶体管Tr1的栅极被提供了来自电源VDD的电压，并且晶体管Tr1始终保持被激活。

输入缓冲器电路2的输入端经由N沟道MOS晶体管Tr2连接到电源VDD。晶体管Tr2的栅极连接到输入缓冲器电路2的输入端。

在容差输入电路100中，当输入垫1被提供电压高于电源VDD的电压的高电平输入信号时，晶体管Tr1工作，以将输入缓冲器电路2的输入电压Va设置为VDD-Vth1(Vth1表示晶体管Tr1的阈值)。因此，晶体管Tr1充当降压设备，并将输入电压Va限制为VDD-Vth或更小。

即使输入垫1的输入电压变得高于电压VDD的电压，容差输入电路100也将输入缓冲器电路2的输入电压Va减小到小于输入缓冲器电路2的击穿(breakdown)电压的电压。

另外，当晶体管Tr1保持被激活时，输入电压Va可能变得高于电源VDD的电压。但是，如果输入电压Va变得比电源VDD的电压高出对应于晶体管Tr2的阈值Vth2或更大的量，则晶体管Tr2充当二极管。这将输入电压Va限制为了VDD-Vth2或更小。

在这种容差输入电路100中，由于制造过程导致的差异或者环境温度的差异可能导致晶体管Tr1的阈值的差异。由于近来的较低电源电压的趋势，例如，当电压VDD被设置为2.5V，并且提供给输入垫1的高电平信号被设置为3V时，输入缓冲器电路2的输入电压Va被减小的量可能大于必要值，这是因为晶体管Tr1的阈值的差异。

在这种情况下，参见图2，输入缓冲器电路2的输入信号Vah1的电压变得低于输入缓冲器电路2的电压阈值Vx。从而，输入信号将不会被视为具有高电平，并引起异常。

日本早期公开专利公布No.2004-304475描述了一种反相器电路，其根据降压设备的输出电压而工作，以驱动上拉晶体管，并确保充当输入缓冲器电路的施密特反相器的输入电压。

日本早期公开专利公布No.2000-228622描述了控制CMOS反相器电路的晶体管之一的背栅(back gate)电压，以改变晶体管的阈值并调整输出信号的占空(duty)。

发明内容

在图1的输入电路中，为了防止当输入电压Va的减小量大于必要值时输入缓冲器电路2的异常操作，可降低输入缓冲器电路2的阈值。但是，当降低输入缓冲器电路2的阈值时，输入缓冲器电路的输出信号的上升速度或下降速度相对于输入电压Va的变化可能变得有偏差。更具体而言，当对应于高电平输入信号的输入电压Va仅略高于输入缓冲器电路的阈值时，输入缓冲器电路2的输出信号的上升速度可能比下降速度慢。这将会产生输入信号的上升和下降传播延时之间的差异以及输入和输出信号的占空之间的差异。另外，当输入缓冲器电路2是施密特电路时，对于高电平降低阈值将会将会减小滞后作用。这可能导致异常操作。

在日本早期公开专利公布No.2004-304475中描述的容差输入电路中，反相器电路和上拉晶体管的制造差异可能导致施密特反相器电路的输入电压的上拉操作延迟。但是，这种延迟是无法避免的。另外，并入反相器电路和上拉晶体管扩大了电路规模。

日本早期公开专利公布No.2000-228622没有教导在不必调整反相器电路的阈值的情况下补偿由于制造差异而发生的反相器电路的输入电压的减小的技术。

本发明提供了一种容差输入电路，不论制造差异如何，它都稳定工作，而不必调整输入电路的阈值。

本发明的一个方面是一种用于连接到电源和输入垫的容差输入电路。该容差输入电路包括输入电路。包括第一N沟道MOS晶体管的降压设备连接在输入垫和输入电路之间。降压设备的第一N沟道MOS晶体管具有被提供了来自电源的电压的栅极。提供给输入垫的高电压信号的电压被降压设备减小到低于或等于电源的电压的值，并被提供给输入电路。第一N沟道MOS晶体管包括背栅。当输入垫被提供了高电压信号时，连接到降压设备中的第一N沟道MOS晶体管的背栅的背栅电压控制电路增大降压设备的背栅电压。

本发明的另一个方面是一种用于连接到电源和输入垫的容差输入电路。该容差输入电路包括输入电路。第一N沟道MOS晶体管连接在输入垫和输入电路之间。第一N沟道MOS晶体管具有连接到电源的栅极。第二N沟道MOS晶体管连接在输入垫和第一N沟道MOS晶体管的背栅之间。

本发明的另一个方面是一种用于连接到电源和输入垫的容差输入电路。该容差输入电路包括输入电路。第一N沟道MOS晶体管连接在输入垫和输入电路之间。第一N沟道MOS晶体管具有连接到电源的栅极和连接到第一N沟道MOS晶体管和输入电路之间的节点的背栅。

联系附图可从以下描述中明显看出本发明的其他方面和优点，附图通过示例方式图示了本发明的原理。

附图说明

通过参考以下对当前优选的实施例的描述以及附图，可以最充分地理解本发明及其目的和优点，附图中：

图1是示出现有技术的容差输入电路的示例的示意性电路图；

图2是示出降压设备的背栅电压和输入缓冲器电路的输入电压之间的关系的曲线图；

图3是根据本发明的第一实施例的容差输入电路的示意性电路图；

图4是根据本发明的第二实施例的容差输入电路的示意性电路图；

图5是根据本发明的第三实施例的容差输入电路的示意性电路图；

图6是根据本发明的第四实施例的容差输入电路的示意性电路图；

图7是示出图6的容差输入电路的电压控制电路的示意性电路图；

图8是示出输出缓冲器电路的示意性电路图，该电路并入了图6的容差输入电路的电压控制电路。

具体实施方式

在附图中，类似的标号始终用于类似的元件。

图3是根据本发明的第一实施例的容差输入电路200的示意性电路图。图3示出晶体管Tr2和输入缓冲器电路2，它们与图1所示的现有技术示例的晶体管Tr2和输入缓冲器电路2相同。

N沟道MOS晶体管Tr3连接在输入垫1和输入缓冲器电路2的输入端之间。晶体管Tr3的栅极被提供了来自电源VDD的电压，并且晶体管Tr3充当降压设备。N沟道MOS晶体管Tr4连接在晶体管Tr3的背栅和输入垫1之间。晶体管Tr4的栅极被提供了来自电源VDD的电压。晶体管Tr4始终保持被激活。当输入垫1被提供电压高于电源VDD的电压的电压信号时，电压VDD-Vth4(Vth4表示晶体管Tr4的阈值)被施加到晶体管Tr3的背栅。另外，晶体管Tr4的背栅被提供了地电势，也就是衬底电势。

在容差输入电路200中，当提供到输入垫1的输入信号具有低电压(例如0V)时，晶体管Tr3始终保持被激活，并且输入缓冲器电路2的输入电压Va被设置成低电平。在此状态下，晶体管Tr4也始终保持被激活，并且晶体管Tr3的背栅电压Vg3被设置成低电平。因此，当提供到输入垫1的信号具有低电平时，容差输入电路200按与图1所示的现有技术的容差输入电路100相同的方式工作。

当提供到输入垫1的输入信号升高到电压高于电源VDD的电压的高电平时，输入缓冲器电路2的输入电压Va被设置为VDD-Vth3。在此状态下，晶体管Tr3的背栅电压Vg3增大到电源VDD-Vth4。这减小了晶体管Tr3的阈值Vth3。这样，与现有技术示例相比，输入缓冲器电路2的输入电压Va被增大了。更具体而言，参考图2，当输入缓冲器电路2的输入信号Vah2升高到高电平时，晶体管Tr3的阈值Vth3减小，并且输入信号的电压Vah2增大。这为输入缓冲器电路2的阈值Vx确保了充分的裕量M。

第一实施例的容差输入电路200具有下述优点。

(1)当电压高于电源VDD的电压的信号被提供到输入垫1时，输入缓冲器电路2的输入电压Va被减小到VDD-Vth3。这确保了输入电压Va低于输入缓冲器电路2的击穿电压。

(2)当电压高于电源VDD的电压的信号被提供到输入垫1时，充当降压设备的晶体管Tr3的阈值Vth3减小。这确保了输入缓冲器电路2的阈值Vx和输入电压Va之间的裕量M。因此，防止了输入缓冲器电路2的异常工作。

(3)只向现有技术示例添加了晶体管Tr4。从而没有显著扩大电路规模。

(4)晶体管Tr3的阈值Vth3被减小。从而，即使制造差异导致晶体管Tr3的阈值Vth3的差异，这种差异的影响也能被最小化。

图4是根据本发明的第二实施例的容差输入电路300的示意性电路图。在第二实施例中，多个N沟道MOS晶体管被用于向晶体管Tr3提供背栅电压Vg3。更具体而言，N沟道MOS晶体管Tr5具有连接到输入垫1的漏极和连接到后级中的晶体管(未示出)的背栅的源极。N沟道MOS晶体管Tr6具有连接到输入垫1的漏极和连接到后级中的晶体管Tr7的背栅的源极。另外，N沟道MOS晶体管Tr7具有连接到输入垫1的漏极和连接到晶体管Tr3的背栅的源极。晶体管Tr5至Tr7的栅极被提供了来自电源VDD的电压。容差输入电路300的其他部件是按与第一实施例中的容差输入电路200相同的方式配置的。

在容差输入电路300中，晶体管Tr6、Tr7和Tr3的背栅电压Vg6、Vg7和Vg3被顺序地增大。此操作顺序地减小了晶体管Tr6、Tr7和Tr3的阈值。这样，与第一实施例相比，晶体管Tr3的阈值被进一步减小。因此，当输入垫1被提供具有高电平的信号时，输入缓冲器电路2的输入电压Va被减小到电源VDD的电压或更小，并且与第一实施例相比，输入缓冲器电路2的阈值的裕量被进一步增大。

图5是根据本发明的第三实施例的容差输入电路400的示意性电路图。在第三实施例中，第一实施例中的晶体管Tr3的背栅连接到晶体管Tr3的源极，或者输入缓冲器电路2的输入端。容差输入电路400的其他部件是按与第一实施例的容差输入电路200相同的方式配置的。

在容差输入电路400中，当提供到输入垫1的信号具有高电平时，输入缓冲器电路2的输入电压Va被减小到VDD-Vth3。但是，输入电压Va被提供到晶体管Tr3的背栅。这减小了晶体管Tr3的阈值Vth3。因此，第三实施例的容差输入电路400具有与第一实施例的容差输入电路相同的优点。另外，不需要用于提供晶体管Tr3的背栅电压的新设备。因此没有扩大电路规模。

图6是根据本发明的第四实施例的容差输入电路500的示意性电路图。在第四实施例中，电压控制电路3控制充当降压设备的晶体管Tr3的栅极电压。具有第一、第二和第三实施例中的任何一个的配置的背栅电压控制电路4控制晶体管Tr3的背栅电压。

现将参考图7详细描述电压控制电路3的配置。P沟道MOS晶体管Tr8具有被提供了来自电源VDD的电压的源极，以及连接到输入垫1的栅极。晶体管Tr8的漏极连接到P沟道MOS晶体管Tr9的漏极。晶体管Tr9具有被提供了来自电源VDD的电压的栅极，以及连接到输入垫1的源极。晶体管Tr8和Tr9的漏极生成输出信号OUT，该输出信号被提供到晶体管Tr8和Tr9的背栅。

在电压控制电路3中，如果提供到输入垫1的信号具有低电平(地电平)，则晶体管Tr8被激活，而晶体管Tr9被灭活(inactivated)。这将输出信号OUT设置成电源VDD的电平。当提供到输入垫1的信号升高到比电源VDD高出对应于晶体管Tr9的阈值电压的量的高电平时，晶体管Tr8被灭活，而晶体管Tr9被激活。这样，输出信号OUT被设置成提供到输入垫1的电压。

晶体管Tr3的栅极被提供了电压控制电路3的输出信号OUT。这样，如果输入垫1的输入电压具有低电平，则晶体管Tr3的栅极被提供电源VDD的电压。从而，第四实施例的容差输入电路500按与第一实施例的容差输入电路200相同的方式工作。如果输入垫1的输入电压被设置成高电平，则晶体管Tr3的栅极被提供输入垫1的输入电压，该输入电压高于电源VDD的电压。因此，输入缓冲器电路2的输入电压Va升高到通过从输入垫1的输入电压中减小对应于晶体管Tr3的阈值的量而获得的电压。在此状态下，由于背栅电压的控制，晶体管Tr3的阈值被减小。这进一步增大了输入缓冲器电路2的输入电压Va。因此，在第四实施例中，与以上每个实施例相比，输入电压距离输入缓冲器电路2的阈值的裕量被进一步增大。

电压控制电路3可作为背栅电压控制电路而被并入，该背栅电压控制电路控制配置输出缓冲器电路的P沟道MOS晶体管的背栅电压。更具体而言，参见图8，配置输出缓冲器电路的P沟道MOS晶体管Tr10的背栅被提供了电压控制电路3的输出信号OUT。当提供到输入/输出垫5的信号的电压高于电源VDD的电压时，电压控制电路3的输出信号OUT被设置成提供到输入/输出垫5的电压。这防止了泄漏电流从输入/输出垫5经过Tr10的背栅流动到电源VDD。

当容差输入电路500连接到输入/输出垫5时，电压控制电路3的输出信号被提供到晶体管Tr3的栅极。这使得用于控制输出缓冲器电路的背栅电压的电压控制电路3也能够用作容差输入电路500的电压控制电路。

对于本领域的技术人员应该显而易见的是，在不脱离本发明的精神或范围的情况下，本发明可按许多其他特定形式来实现。具体而言，应该理解本发明可按以下形式来实现。

可使用具有滞后特性的输入缓冲器电路2。在此情况下，以上每个实施例都允许输入缓冲器电路2工作，而不必改变滞后特性。

这些示例和实施例应该被视为示例性的而不是限制性的，并且本发明不应该被限制为这里给出的细节，而是可以在所附权利要求书的范围以及等同物内被修改。

Claims

1.一种用于连接到电源(VDD)和输入垫(1)的容差输入电路(200；300)，该容差输入电路包括输入电路(2)以及连接在所述输入垫和所述输入电路之间的降压设备，该降压设备包括第一N沟道MOS晶体管(Tr3)，所述降压设备的第一N沟道MOS晶体管具有被提供了来自所述电源的电压的栅极，其中提供给所述输入垫的高电压信号的电压被所述降压设备减小到低于或等于所述电源的电压的值，并被提供给所述输入电路，所述第一N沟道MOS晶体管包括背栅，所述容差输入电路的特征在于：

背栅电压控制电路(4)，其连接到所述降压设备中的第一N沟道MOS晶体管的背栅，用于在所述输入垫被提供所述高电压信号时，增大所述降压设备中的第一N沟道MOS晶体管的背栅电压，其中所述背栅电压控制电路(4)包括第二N沟道MOS晶体管(Tr4；Tr7)，该第二N沟道MOS晶体管连接在所述输入垫和所述降压设备中的第一N沟道MOS晶体管的背栅之间并且具有连接到所述电源的栅极。

2.如权利要求1所述的容差输入电路(300)，其特征在于所述背栅电压控制电路(4)还包括：

第三N沟道MOS晶体管(Tr6)，其连接在所述输入垫和所述第二N沟道MOS晶体管(Tr7)的背栅之间并且具有连接到所述电源的栅极。

3.一种用于连接到电源(VDD)和输入垫(1)的容差输入电路(500)，该容差输入电路包括输入电路(2)以及连接在所述输入垫和所述输入电路之间的降压设备，该降压设备包括第一N沟道MOS晶体管(Tr3)，所述降压设备的第一N沟道MOS晶体管具有栅极和背栅，其中提供给所述输入垫的高电压信号的电压被所述降压设备减小到低于或等于所述电源的电压的值并被提供给所述输入电路，所述容差输入电路的特征在于：

背栅电压控制电路(4)，其连接到所述降压设备中的第一N沟道MOS晶体管的背栅，用于在所述输入垫被提供所述高电压信号时，增大所述降压设备中的第一N沟道MOS晶体管的背栅电压，所述背栅电压控制电路(4)是通过连接所述降压设备中的第一N沟道MOS晶体管的所述背栅和源极来配置的；以及

电压控制电路(3)，其连接到所述输入垫和所述降压设备中的第一N沟道MOS晶体管的栅极，用于在所述输入垫被提供低电压信号时向所述降压设备中的第一N沟道MOS晶体管的栅极提供所述电源的电压，并且在所述输入垫被提供所述高电压信号时向所述降压设备中的第一N沟道MOS晶体管的栅极提供所述高电压信号。

4.如权利要求3所述的容差输入电路(500)，其特征在于所述容差输入电路(500)连接到包括P沟道MOS晶体管(Tr10)的输出缓冲器电路，并且所述电压控制电路(3)控制所述P沟道MOS晶体管(Tr10)的背栅电压。

5.如权利要求1至3中任何一项所述的容差输入电路(200；300；500)，其特征还在于：

N沟道MOS晶体管(Tr2)，其按二极管方式连接在所述电源和一个节点之间，所述节点在所述输入电路和所述降压设备之间。

6.一种用于连接到电源(VDD)和输入垫(1)的容差输入电路(200；300)，该容差输入电路包括输入电路(2)以及连接在所述输入垫和所述输入电路之间的第一N沟道MOS晶体管(Tr3)，所述第一N沟道MOS晶体管具有连接到所述电源的栅极，所述第一N沟道MOS晶体管包括背栅，所述容差输入电路的特征在于：

第二N沟道MOS晶体管(Tr4；Tr7)，其连接在所述输入垫和所述第一N沟道MOS晶体管的背栅之间，并且具有连接到所述电源的栅极。

7.如权利要求6所述的容差输入电路(200)，其特征在于所述第二N沟道MOS晶体管(Tr4)包括连接到所述电源的栅极和连接到地(GND)的背栅。

8.如权利要求6所述的容差输入电路(200，300)，其特征还在于：

N沟道MOS晶体管(Tr2)，其按二极管方式连接在所述电源和一个节点之间，所述节点在所述输入电路和所述第一N沟道MOS晶体管之间。

9.如权利要求6所述的容差输入电路(300)，其特征还在于：

第三N沟道MOS晶体管(Tr6)，在连接在所述输入垫和所述第二N沟道MOS晶体管(Tr7)的背栅之间，并且具有连接到所述电源的栅极。

10.如权利要求9所述的容差输入电路(300)，其特征在于所述第三N沟道MOS晶体管(Tr6)包括连接到所述电源的栅极和连接地的背栅。

11.如权利要求6所述的容差输入电路(200；300)，其特征还在于：

第一P沟道MOS晶体管(Tr8)，其连接在所述第一N沟道MOS晶体管的栅极和所述电源之间，所述第一P沟道MOS晶体管(Tr8)具有连接到所述输入垫的栅极和连接到所述第一N沟道MOS晶体管的栅极的背栅；以及

第二P沟道MOS晶体管(Tr9)，其连接在所述第一N沟道MOS晶体管的栅极和所述输入垫之间，所述第二P沟道MOS晶体管(Tr9)具有连接到所述电源的栅极和连接到所述第一N沟道MOS晶体管的栅极的背栅。

12.一种用于连接到电源(VDD)和输入垫(1)的容差输入电路(500)，该容差输入电路包括输入电路(2)以及连接在所述输入垫和所述输入电路之间的第一N沟道MOS晶体管(Tr3)，所述容差输入电路的特征在于：

所述第一N沟道MOS管具有栅极和连接到一个节点的背栅，所述节点在所述第一N沟道MOS晶体管和所述输入电路之间；以及

电压控制电路(3)，其连接到所述输入垫和所述第一N沟道MOS晶体管的栅极，用于在所述输入垫被提供低电压信号时向所述第一N沟道MOS晶体管的栅极提供所述电源的电压，并且在所述输入垫被提供高电压信号时向所述第一N沟道MOS晶体管的栅极提供该高电压信号，该高电压信号的电压大于或等于所述电源的电压。

13.如权利要求12所述的容差输入电路(500)，其特征还在于：

第二N沟道MOS晶体管(Tr2)，其按二极管方式连接在所述电源和所述节点之间。