CN1812102A - Cmos半导体器件 - Google Patents

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Abstract

在使用相同的电源电压工作的区域中形成N型MOSFET(118)和P型MOSFET(120)时，使N型MOSFET(118)的栅绝缘膜(106a)的厚度比P型MOSFET(120)的栅绝缘膜(106b)的厚度厚。

Description

CMOS半导体器件
本申请基于日本专利申请NO.2004-370413，其内容作为参考在此引进。
技术领域
本发明涉及具有N型MOSFET和P型MOSFET的CMOS半导体器件。
背景技术
CMOS(互补金属氧化物半导体)半导体器件由于它们的诸如低功耗和高速操作的有益特性而被广泛采用，其中在CMOS半导体器件中，N型MOSFET(金属氧化物半导体场效应晶体管)和P型MOSFET形成在相同的半导体衬底上。
用于保证栅电极和半导体衬底之间的绝缘的栅绝缘膜的膜厚度是决定MOSFET特性的一个参数。当使该栅绝缘膜的物理膜厚度厚时，能够抑制从栅电极到半导体衬底的漏电流的流动。然而，当使栅绝缘膜的物理膜厚度厚时，因为栅绝缘膜电容小，所以存在折衷，即当MOSFET工作时，在栅极正下方诱发的载流子的数量下降，并且导通电流也减小。
通常，在MOSFET的设计中，可以考虑这种折衷来决定最佳的栅绝缘膜厚度。
在引用文献1中公开了针对栅绝缘膜的膜厚度来构造器件的现有技术，并利用图7来说明。在现有技术中，在形成在相同的半导体衬底1上的MOSFET 10、20中，使MOSFET 20的栅绝缘膜22的电气膜厚度比MOSFET 10的栅绝缘膜12的电气膜厚度厚，其中MOSFET20形成在工作在高电源电压的区域HV上，MOSFET 10形成在工作在低于区域HV的电源电压的区域LV上。在日本未决专利公开NO.2003-100896中公开了改变物理膜厚度的方法(“发明解决的问题”一栏)和改变栅绝缘膜的介电常数的方法(第一实施例)，作为用于改变电气膜厚度的方法。
利用这种构造，可以抑制在电源电压高的区域HV处形成的、高电压施加到栅极24的MOSFET 20的漏电流。此外，如果施加到栅电极24的电压高，那么即使栅绝缘膜电容小，也能够在栅电极24的正下方诱发足够的载流子，因此使导通电流的减小变得困难。另一方面，通过使栅绝缘膜12较薄，能够在较低电源电压的区域LV上形成的MOSFET 10处阻止导通电流的减小，其中在区域LV上，低电压施加于栅电极14。
发明内容
本申请的发明人找出了现有技术的半导体器件的以下问题。
在现有技术中，在工作在相同的电源电压的区域(例如图7中的区域LV)中形成的N型MOSFET和P型MOSFET具有彼此相同厚度的栅绝缘膜。
典型地，将工作在相同电源电压的N型MOSFET和P型MOSFET进行比较，N型MOSFET较容易出现漏电流。当使栅绝缘膜的物理膜厚度较厚以便将N型MOSFET的漏电流保持在规定的值或更低时，本来导通电流就小的P型MOSFET的性能进一步恶化。
然而，由于通常对抑制N型MOSFET的漏电流给予优先考虑，因此使栅绝缘膜的物理膜厚度较厚，并且在简单地接受了导通电流的减小引起的P型MOSFET的性能恶化的情况下进行使用。
本发明的半导体器件包括在相同的电源电压工作的N型MOSFET和P型MOSFET，N型MOSFET的栅绝缘膜的膜厚度比P型MOSFET的栅绝缘膜的膜厚度厚。
这种特性的结果是，对于比P型MOSFET更容易出现漏电流的N型MOSFET，使用厚的栅绝缘膜可以抑制漏电流，并且对于比N型MOSFET较难出现漏电流的P型MOSFET，通过使栅绝缘膜较薄，可以防止导通电流的减小。
例如，本发明能够提供如下半导体器件，其由使用相同电源电压工作的N型MOSFET和P型MOSFET构成，N型MOSFET具有第一栅绝缘膜，P型MOSFET具有第二栅绝缘膜。这里，第一栅绝缘膜的膜厚度比第二栅绝缘膜的膜厚度厚。
根据本发明，可以采用能够抑制N型MOSFET的漏电流并使P型MOSFET的性能最大化的结构。
附图说明
从以下结合附图的说明中，本发明的上述和其它目的、优点及特征将会更加明显，在附图中：
图1是示出本申请的发明的第一实施例的图；
图2A到2C是示出本申请的发明的第一实施例的制造工艺的图；
图3A到3C是示出本申请的发明的第一实施例的进一步制造工艺的图；
图4A到4C是示出本申请的发明的第一实施例的另一制造工艺的图；
图5A和5B是示出本申请的发明的第二实施例的图；
图6是示出本申请的第三实施例的图；以及
图7是示例说明现有技术的图。
具体实施方式
现在，在此参考示例性的实施例来描述本发明。本领域技术人员会认识到，利用本发明的讲述可以实现许多替代实施例，并且本发明不限于为说明目的而示出的实施例。
下面是采用本发明的优选实施例的附图的说明。每个附图共有的构造的元件用相同的数字表示，并适当省略其描述。此外，下面用简单的术语“膜厚度”表示“物理膜厚度”。
第一实施例
图1是示出该实施例的半导体器件100的构造的截面图。在该实施例中，半导体器件100是CMOS(互补金属氧化物半导体)器件，其包括N型MOSFET 118和P型MOSFET 120，MOSFET 118和120使用相同的电源电压工作。也就是说，MOSFET 118和120都形成在使用高电源电压工作的区域(例如图7中的HV)上，或都形成在使用低电源电压工作的区域(例如图7中的LV)上。特别地，对于形成在使用低电源电压工作的区域LV上的MOSFET，施加到栅电极的电压也低，并且具有难以在栅极正下方诱发载流子以及导通电流小的倾向。因此尤其需要栅绝缘膜薄以便确保导通电流。
因此，对于电源电压低的区域LV，本申请的发明的效果是尤其显著的，其可以在抑制N型MOSFET 118的漏电流和提高P型MOSFET120的导通电流方面获得平衡。
半导体器件100包括：半导体衬底(在本实施例中是硅衬底)102，其具有P型导体的P阱102a和N型导体的N阱102b；以及元件隔离区104，用于隔离P阱102a和N阱102b。然后分别在P阱102a和N阱102b处形成N型MOSFET 118和P型MOSFET 120。
在P阱102a处形成一对N型杂质扩散121，其间形成有沟道区(未示出)。从由硅氧化物膜构成的栅绝缘膜106a构造的栅极，从位于栅绝缘膜106a上的多晶硅膜构造的栅电极114，以及侧壁绝缘膜115位于沟道区上。用N型杂质掺杂N型MOSFET 118的栅电极114。然后，作为结果，构造了N型MOSFET 118。
类似地，在N阱102b处形成一对P型杂质扩散区122，其间形成有沟道区(未示出)。从由硅氧化物膜构成的栅绝缘膜106b构造的栅极，从位于栅绝缘膜106b上的多晶硅膜构造的栅电极114，以及侧壁绝缘膜115位于沟道区上。用P型杂质掺杂P型MOSFET 120的栅电极114，然后，作为结果，构造了P型MOSFET 118。
当N型MOSFET的栅绝缘膜106a和P型MOSFET的栅绝缘膜106b的厚度分别为da、db时，那么da＞db。
栅绝缘膜106a、106b的材料不限于硅氧化物膜，而可以是氧氮化硅膜、硅氮化物膜或所谓的高介电常数膜。高介电常数膜可以由包括从如下组中选择的一种或者两种或者更多种元素的材料构成，其中所述组由例如Hf、Zr、Al和镧族元素构成，并且高介电常数膜还可以是包含这些元素中的任一种元素的氧化物膜或硅酸盐膜等。
下面说明用于制造半导体器件100的方法的两个例子。
(第一实施例的第一制造方法)
首先，如图2A所示，使用STI(浅沟槽隔离)在硅衬底102处形成元件隔离区104。接下来，将P型杂质离子注入到由元件隔离区104隔离的区域之一中，从而形成P阱102a，并且将N型杂质离子注入到另一个区域中，从而形成N阱102b。使用其他的公知方法也可以形成元件隔离区104，例如LOCOS技术等。
接下来，如图2B所示，在硅衬底102的表面上形成绝缘膜106。可以通过对硅衬底102的表面进行热氧化来形成硅氧化物膜的绝缘膜106。可以使用CVD或ALD(原子层淀积)技术来形成高介电常数膜的绝缘膜106。例如，在选择硅酸铪作为高介电常数膜的材料的情况下，可以使用有机铪源气体、氧化气体和含硅气体来形成绝缘膜106。氧气可以用作氧化气体，甲硅烷(SiH4)可以用作含硅气体。
接下来，如图2C所示，在P阱102a上形成光致抗蚀剂110。可以通过将抗蚀剂涂布到绝缘膜106上，然后使用图案形成掩模(未示出)执行曝光和显影，来形成光致抗蚀剂110。
接下来，如图3A所示，通过使用光致抗蚀剂作为掩模进行蚀刻，来选择性地除去N阱102b上的绝缘膜106，在P阱102a上保留绝缘膜1061。然后剥离光致抗蚀剂110，并暴露出绝缘膜1061的表面。
如图3B所示，在绝缘膜1061和N阱102b上形成绝缘膜1062。使用与绝缘膜106相同的方法来形成绝缘膜1062。
上述过程的结果是，在P阱102a上形成由绝缘膜1061和1062构成的栅绝缘膜106a，并可以在N阱102b上形成比栅绝缘膜106a薄的、由绝缘膜1062构成的栅绝缘膜106b。
此后，使用与正常的MOSFET制造方法相同的过程来形成栅电极114和侧壁115，然后通过在P阱102a中形成N型杂质区121和在N阱102b中形成P型杂质区122作为源和漏来获得图3C所示的半导体器件100。
如图3C所示，P型MOSFET 120具有由绝缘膜1062构成的栅绝缘膜106b。另一方面，N型MOSFET 118具有由绝缘膜1061和1062构成的栅绝缘膜106a。因此，栅绝缘膜106a比栅绝缘膜106b仅厚出绝缘膜1061的部分。
(第一实施例的第二制造方法)
现在，参考图4，给出用于制造半导体器件100的另一个方法的说明。
首先，制备具有元件隔离区104、P阱102a和N阱102b的硅衬底102。
接下来，如图4所示，将氟注入到P阱102a，并将氮注入到N阱102b。氟的注入是在用光致抗蚀剂等对N阱102b进行掩模之后执行的。另一方面，氮的注入是在对P阱102a相似地进行掩模之后执行的。
此后，如图4B所示，硅衬底102的表面经过热氧化，从而在P阱102a上形成由热氧化膜构成的绝缘膜1063，并在N阱上形成由热氧化膜构成的绝缘膜1064。热氧化在注入有氟的硅衬底102的表面处被促进。另一方面，热氧化在注入有氮的硅衬底102的表面处被抑制。因此，绝缘膜1063的膜厚度比绝缘膜1064的膜厚度厚。
接下来，如图4C所示，使用与正常的MOSFET制造方法相同的过程来形成栅电极114和侧壁115，然后通过在P阱102a中形成N型杂质区121和在N阱102b中形成P型杂质区122作为源和漏来获得半导体器件100。
如图4C所示，P型MOSFET 120具有由绝缘膜1064构成的栅绝缘膜。另一方面，N型MOSFET 118具有由绝缘膜1063构成的栅绝缘膜，绝缘膜1063具有比栅绝缘膜1064厚的膜厚度。
在只注入氟或氮之一的情况下，也能获得相同的结构。
第二实施例
现在，使用图5说明本发明的第二实施例。
第二实施例与第一实施例的不同之处在于，栅绝缘膜106a具有如下结构，其中堆叠硅氧化物膜(第一绝缘膜)107a和具有比硅氧化物膜107a高的介电常数的高介电常数膜(第二绝缘膜)，并且栅绝缘膜106b具有如下结构，其中堆叠硅氧化物膜(第三绝缘膜)107b和具有比硅氧化物膜107b高的介电常数的高介电常数膜(第四绝缘膜)108b。当使用高介电常数膜时，可以使物理膜厚度厚，而电气膜厚度薄。
这里，高介电常数膜108a和108b可以是包括选自Hf、Zr、Al和镧族元素的组中的元素的高介电常数膜。
在图5A示出的半导体器件100中，N型MOSFET 118的硅氧化物膜107a的膜厚度比P型MOSFET 120的硅氧化物膜107b的膜厚度厚。N型MOSFET 118的高介电常数膜108a和P型MOSFET 120的高介电常数膜108b具有基本相同的膜厚度。
另一方面，在图5B所示的半导体器件100b中，硅氧化物膜107a和硅氧化物膜107b具有基本相同的膜厚度，而高介电常数膜108a的膜厚度比高介电常数膜108b的膜厚度厚。
由于硅氧化物膜107a、107b的膜厚度相互变化，因此可以将相同的方法用于第一实施例的第一制造方法或第二制造方法。
此外，由于高介电常数膜108a、108b的膜厚度相互变化，因此可以使用与第一实施例的第一制造方法相同的方法。
不必蚀刻高介电常数膜以便获得半导体器件100a的结构。难以使高介电常数膜和硅氧化物膜(或硅氮化物膜等)的选择比变大，保留硅氧化物膜(或硅氮化物膜等)，而仅除去高介电常数膜是困难的。因此，100a所示的结构比100b所示的结构容易制造。
另一方面，与半导体器件100a相比，半导体器件100b的结构使得N型MOSFET 118的高介电常数膜108a的物理膜厚度较厚。因此，使栅绝缘膜106a的物理膜厚度较厚，并且可以使电气膜厚度保持较薄。因此，半导体器件100b的N型MOSFET 118的性能比半导体器件100a的N型MOSFET 118的性能高。
第三实施例
使用图6给出本发明的第三实施例的说明。
在该实施例中，使用第一电源电压VDD1工作的区域LV和使用第二电源电压VDD2工作的区域HV位于半导体衬底1上。这里，第一电源电压VDD1比第二电源电压VDD2低。
N型MOSFET 118和P型MOSFET 120形成在区域LV中，由MOSFET 118、120构成具有输入节点N1和输出节点N2的单个反相器2。N型MOSFET 118的栅电极114和P型MOSFET 120的栅电极114都连接到反相器2的输入节点N1。因此，当信号输入到输入节点N1时，相同的电压施加到N型MOSFET 118的栅电极114和P型MOSFET 120的栅电极114。输入信号的电压通常与区域LV的工作电压VDD1基本相等。
在该实施例中，与在第一实施例中相同，N型MOSFET 118的栅绝缘膜的膜厚度比P型MOSFET 120的栅绝缘膜的膜厚度厚。此外，可以采用与第二实施例的栅绝缘膜相同的材料、构造和膜厚度关系。
此外，N型MOSFET 128和P型MOSFET 130位于区域HV中，并且能够使用MOSFET 128、130构成具有输入节点N3和输出节点N4的单个反相器3。
N型MOSFET 128的栅绝缘膜106c的膜厚度dc可以和P型MOSFET 130的栅绝缘膜106d的膜厚度dd相同，或者如同第一和第二实施例中一样，膜厚度dc可以比膜厚度dd厚。此外，栅绝缘膜106c和106d还可以具有如下结构，其中与在第二实施例中一样堆叠硅氧化物膜和高介电常数膜。
此外，膜厚度da、db、dc、dd至少满足尺寸关系：da＜dc和db＜dd。
显然，本发明不限于上述实施例，它们可以修改和变化，而不脱离本发明的范围和精神。
例如，在第二实施例中，栅氧化物膜106a的第一绝缘膜和栅氧化物膜106b的第三绝缘膜是硅氧化物膜，但这并不是限制性的，也可以是氧氮化硅膜或硅氮化物膜。

Claims (13)

1.一种半导体器件，其包括：
使用相同的电源电压工作的N型MOSFET和P型MOSFET；
所述N型MOSFET具有第一栅绝缘膜；以及
所述P型MOSFET具有第二栅绝缘膜，其中所述第一栅绝缘膜的膜厚度比所述第二栅绝缘膜的膜厚度厚。
2.如权利要求1所述的半导体器件，所述第一栅绝缘膜是通过堆叠第一绝缘膜和第二绝缘膜来形成的；并且
所述第二栅绝缘膜是通过堆叠第三绝缘膜和第四绝缘膜来形成的，
其中第一绝缘膜的介电常数低于第二绝缘膜的介电常数；并且
第三绝缘膜的介电常数低于第四绝缘膜的介电常数。
3.如权利要求2所述的半导体器件，其中所述第一绝缘膜的膜厚度比所述第三绝缘膜的膜厚度厚。
4.如权利要求3所述的半导体器件，其中所述第二绝缘膜的膜厚度与所述第四绝缘膜的膜厚度基本相同。
5.如权利要求2所述的半导体器件，其中所述第二绝缘膜的膜厚度比所述第四绝缘膜的膜厚度厚。
6.如权利要求5所述的半导体器件，其中所述第一绝缘膜的膜厚度与所述第三绝缘膜的膜厚度基本相同。
7.如权利要求1所述的半导体存储器件，其中所述第一栅绝缘膜和所述第二栅绝缘膜由从硅氧化物膜、氧氮化硅膜和硅氮化物膜组成的组中选择的材料构成。
8.如权利要求1所述的半导体存储器件，其中所述第一栅绝缘膜和所述第二栅绝缘膜是包含从Hf、Zr、Al和镧族元素组成的组中选择的元素的高介电常数膜。
9.如权利要求2所述的半导体存储器件，其中所述第一绝缘膜和所述第三绝缘膜由从硅氧化物膜、氧氮化硅膜和硅氮化物膜组成的组中选择的材料构成。
10.如权利要求2所述的半导体存储器件，其中所述第二绝缘膜和所述第四绝缘膜是包含从Hf、Zr、Al和镧族元素组成的组中选择的元素的高介电常数膜。
11.如权利要求1所述的半导体存储器件，其中所述N型MOSFET和所述P型MOSFET构成单个反相器。
12.如权利要求1所述的半导体器件，其还包括：
使用第一电源电压工作的第一区域；以及
使用第二电源电压工作的第二区域，其中所述第二电源电压高于所述第一电源电压，
其中所述N型MOSFET和所述P型MOSFET都形成在所述第一区域中。
13.如权利要求12所述的半导体器件，其中在所述第二区域中形成多个MOSFET，并且所述多个MOSFET具有的栅绝缘膜的膜厚度基本相同。
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