CN1812070B - 探测卡及其制造方法以及对准方法 - Google Patents

探测卡及其制造方法以及对准方法 Download PDF

Info

Publication number
CN1812070B
CN1812070B CN2005101361506A CN200510136150A CN1812070B CN 1812070 B CN1812070 B CN 1812070B CN 2005101361506 A CN2005101361506 A CN 2005101361506A CN 200510136150 A CN200510136150 A CN 200510136150A CN 1812070 B CN1812070 B CN 1812070B
Authority
CN
China
Prior art keywords
salient point
alignment mark
film
contact
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2005101361506A
Other languages
English (en)
Other versions
CN1812070A (zh
Inventor
山田健司
中田义朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1812070A publication Critical patent/CN1812070A/zh
Application granted granted Critical
Publication of CN1812070B publication Critical patent/CN1812070B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2886Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/06Measuring leads; Measuring probes
    • G01R1/067Measuring probes
    • G01R1/073Multiple probes
    • G01R1/07307Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/07314Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card the body of the probe being perpendicular to test object, e.g. bed of nails or probe with bump contacts on a rigid support
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/06Measuring leads; Measuring probes
    • G01R1/067Measuring probes
    • G01R1/073Multiple probes
    • G01R1/07307Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card
    • G01R1/0735Multiple probes with individual probe elements, e.g. needles, cantilever beams or bump contacts, fixed in relation to each other, e.g. bed of nails fixture or probe card arranged on a flexible frame or film
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R3/00Apparatus or processes specially adapted for the manufacture or maintenance of measuring instruments, e.g. of probe tips
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49147Assembling terminal to base
    • Y10T29/49151Assembling terminal to base by deforming or shaping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Measuring Leads Or Probes (AREA)

Abstract

本发明揭示一种探测卡及其制造方法以及对准方法。对于半导体晶片上形成的多个半导体集成电路元件的电气特性集中统一进行检查用的探测卡,采用具有形成与前述多个半导体集成电路元件的全部检查用电极同时接触用的多个凸点、并保持在刚性陶瓷环(14)上的带凸点的薄膜(13)的探测卡。在带凸点的薄膜(13)上附加由与接触用凸点同时形成的凸点构成的对准标记(19)。由于对准标记(19)可确保相对于接触用凸点的相对位置,因此以对准标记(19)为基准,能够用图像处理装置很容易测定接触用凸点的位置精度的变化,并根据该测定结果,能够计算出与检测对象晶片的检查用电极最佳的接触位置。

Description

探测卡及其制造方法以及对准方法
技术领域
本发明涉及对于半导体晶片上形成的多个半导体集成电路元件的电气特性以晶片状态集中统一进行检测用的探测卡及其制造方法以及对准方法。
背景技术
近年来,装有半导体集成电路器件(以下称为“半导体器件”)的电子设备在小型化及低价格方面的进展十分惊人,对半导体器件的小型化及低价格的要求越来越迫切。
半导体器件以往是利用引线焊接将半导体芯片与构成外部端子的引脚构件进行电连接,再用树脂或陶瓷封装,以这样的状态供应,安装在电路基板上。但是,根据电子设备小型化的要求,将半导体芯片以从半导体晶片切割下来的状态直接安装在电路基板上的方法正成为主流,对这样的半导体芯片(裸芯片)迫切希望保证质量,而且以低价格供应。
为了保证半导体芯片的质量,必须以晶片状态、即对于晶片上形成的半导体集成电路元件,进行老化筛选等检查。这时,对晶片上的多个半导体集成电路元件各个或者一次几个分成许多次进行检查的方法,从时间上或者成本上来说都是不现实的。因此,开发了对晶片上的多个半导体集成电路元件的全部元件集中统一进行老化筛选等检查的方法。
为了对晶片上的全部半导体集成电路元件集中统一进行检查,必须对各半导体集成电路元件的电极同时加上电源电压及信号,使各半导体集成电路元件工作。为此,必须准备具有能够与芯片上的全部半导体集成电路元件的电极接触的、非常多的(通常是几万个以上)的触针(contactor)的探测卡(probecard)。以往的针型探测卡、即排列探针(probe needle)的类型的探测卡、无论从引脚数来看,还是从价格来看,都是不能适应的。因此,提出一种方案,是在探测卡上形成多个凸点,用作为探测电极(例如特开平7-231019号公报)。
为了使探测卡上的多个凸点与对应的晶片上的多个电极确实接触,必须要一面观测凸点的配置与电极的配置,一面将探测卡与晶片高精度地进行位置对齐(对准)。一般,是将固定在对准装置的特定部分的探测卡凸点作为基准,用识别装置进行图像处理,使晶片进行相对移动来进行对准。还提出一种方案,是在探测卡上附加开口(孔)等对准标记,将该对准标记作为接触位置的基准(例如特开平11-154694号公报)。
但是,在探测卡上形成的凸点由于其结构上的特点,容易因制造时的误差及特性检查时的热循环而引起位置偏移。因此,在以凸点为基准的对准方法中,由于作为基准的凸点的位置偏移的原因,有时不能完成正确的接触。另外,由于凸点的尺寸非常小,因此用识别装置极难进行图像处理,在图像处理时也有时会发生误差。
在采用专用的对准标记的方法中,虽然是在凸点形成后考虑到其位置精度而附加对准标记的,但这仅仅是能够应对探测卡制造时的位置精度的方法,而不能应对因在这之后的热循环等所产生的变化。由于不是与凸点形成同时进行的,因此在附加对准标记的工序中,还发生与凸点位置之间产生精度误差的问题。
发明内容
本发明正是鉴于上述问题而进行的,其目的在于提供在对晶片进行集中统一检查时能够在最佳位置与晶片上的多个电极接触的探测卡及对准方法。
为了达到上述目的,本发明的探测卡,用于对于半导体晶片上形成的多个半导体集成电路元件的电气特性集中统一进行检查,具有形成分别与前述多个半导体集成电路元件的全部检查用电极接触的多个凸点、并保持在刚性环上的带凸点的薄膜,在前述带凸点的薄膜上附加由与前述接触用凸点同时形成的凸点构成的对准标记。
在这种探测卡中,由于构成对准标记的凸点与接触用凸点同时形成,同时所以即使薄膜伸缩,也能够确保相对于接触用凸点的相对位置。
对准标记最好将多个凸点排列形成。还最好在带凸点的薄膜的对准标记背面一侧,设置在使用识别摄像头的图像处理中与凸点产生明暗差的、大于对准标记的薄膜。另外,对准标记最好在接触用标记形成区域的外周一侧,将相对于带凸点的薄膜的中心互相对称的两个作为一组,并至少形成两组。
在制造本发明的探测卡时,进行以下工序:将导电层与绝缘层层叠而成的双重结构薄膜粘贴在刚性环上的工序;在前述刚性环上粘贴的薄膜上,同时形成分别与所述半导体晶片上的多个半导体集成电路元件的全部检查用电极接触的多个凸点及成为对准标记的凸点的工序;从形成前述凸点的薄膜除去导电层的不需要部分的工序;以及将形成了所述凸点、并且除去了导电层的不需要部分的带凸点的薄膜与布线基板电连接并固定的工序。
若使用本发明的探测卡,将该对准标记作为基础进行与半导体晶片的位置对准,则能够计算出接触用凸点确定与晶片上的检查用电极接触的凸点位置,能够在最佳位置进行对准。
最好使用具有多个对准标记的探测卡,在进行位置对齐之前,利用图像处理来测定前述探测卡的各个对准标记的位置,与各对准标记在设计上的位置进行比较,计算误差,在计算出的误差不在预定的允许范围内时,更换探测卡。
附图说明
图1A为成为使用本发明的探测卡的检查对象的以往某一晶片的平面图,图1B为该晶片中的半导体集成电路元件的平面图。
图2所示为固定本发明的探测卡的以往某一检测板的简要构成立体图。
图3A为本发明的探测卡的剖视图,图3B为该探测卡的一部分放大剖视图。
图4A为本发明的探测卡的接触探测器的平面图,图4B为该接触探测器的一部分放大图。
图5所示为使用本发明的探测卡的以往以来有的对准装置的构成立体图。
图6所示为图5的对准装置的动作剖视图。
图7A~7E所示为本发明的探测卡的制造方法剖视图。
图8A所示为以往的对准标记的设计图,图8B、8C及图8D所示为本发明的探测卡的对准标记的设计图。
图9A及图9B所示为本发明的探测卡的对准标记图像。
图10所示为本发明的探测卡的对准标记布置平面图。
具体实施方式
实施例
以下举出实施例来说明本发明。
为了容易理解本发明,下面说明晶片集中统一接触技术。
如图1A及图1B所示,在晶片1的半导体集成电路元件区域2内形成的多个半导体集成电路元件3的每个元件中,形成检查电气特性用的电极盘4(以下称为电极4)。
如图2所示,检查板5由探测卡6、以及将该电连接与检查装置连接起来用的多层布线基板7构成。8为设置在多层布线基板背面的多个连接用连接器。
如图3A及图3B所示,探测卡6由玻璃基板9、局部各向异性导电橡胶10及接触探测器11构成。玻璃基板9是将接触探测器11的电连接与图2所示的检查板5的多层布线基板7连接起来用的布线基板。
接触探测器11用陶瓷环14保持形成了凸点12的带凸点的薄膜13的边缘部分。在带凸点的薄膜13上,利用电镀技术在薄膜15上形成凸点12,形成半球状。在与凸点12相反的薄膜15的背面,设置凸点12电镀形成用的、以及与局部各向异性导电橡胶10很好导通用的铜薄膜16。
局部各向异性导电橡胶10一方面起到吸收晶片1上的电极4与探测器11上的凸点12的高度误差的橡胶垫的作用,一方面让接触探测器11与玻璃基板9导通。
如图4A及图4B所示,在接触探测器11的中间部分,具有与图1所示的晶片1的半导体集成电路元件区域2对应的测定凸点区17,在测定凸点区17中设定的多个半导体集成电路元件区18的各元件区中排列凸点12,使其与半导体集成电路元件3的电极4相对应。在接触探测器11的外周边缘部分,形成成为与晶片1对准位置的基准的对准标记19。这里,对准标记19将相对于接触探测器11的中心互相对称的两个作为一组,设置了两组。关于对准标记19,将在后面叙述。
如图5及图6所示,具有探测卡6的检查板5放置在平台20上,利用检查板定位滚子21及检查板定位缸22进行定位。
在平台20的下方放置真空保持晶片1用的晶片托架23,配置进行对准动作的XYZθ平台24。利用未图示的控制用电动机来控制XYZθ轴。在晶片托架24的外周部分设置密封环25,同时设置将密封环25与对象物体贴紧而形成的密闭空间进行抽真空的真空联结器26。真空联结器26是自动封闭型,若拔掉抽真空的排气管,则保持该时的状态。
在平台20的反面安装晶片用识别摄像头27,同时在XYZθ平台24上安装凸点用识别摄像头28,根据各摄像头27及28的拍摄图像,图像识别装置(未图示)识别晶片1的电极4的位置及探测卡6的凸点12的位置,计算并决定最佳接触位置。
下面说明对准及接触时的动作。
用真空吸盘将晶片1固定在XYZθ平台24上放置的晶片托架23上。对于该晶片1,利用晶片用识别摄像头27拍摄晶片1上的电极4,以该电极4的位置及高度为基准,利用θ轴修正XYZθ平台24相对于XY轴的倾斜,同时存储修正后的晶片1的中心坐标。
利用晶片用识别摄像头27拍摄的是例如图1中用斜线表示的相对于理论上的晶片中心对称的每组两个、共两组的半导体集成电路元件3上的、相对于晶片中心对称的电极4。根据将对称的电极相互之间连接的两条直线,求出晶片1相对于前述XY轴的倾斜,进行修正,同时以直线相互之间的交点求出中心坐标。再进一步根据求得的中心坐标,还对于到电极4为止的位置与其理论上的位置之差进行存储。
然后,对于在平台20上定位的检查板5的探测卡,利用凸点用识别摄像头28,拍摄接触探测器11上附加的对准标记19,以该对准标记19为基准,求出并存储接触探测器11的中心坐标及相对于XYZθ平台24的XY轴的倾斜。
利用凸点用识别摄像头28拍摄的是例如图4A所示的相对于理论上的探测器中心对称的每组两个、共两组的对称标记19。根据连接理论上的探测器中心两侧的对准标记19的中心相互之间的两条直线,求出接触探测器11相对于前述XY轴的角度差,同时以直线相互之间的交点求出中心坐标。再进一步根据求得的中心坐标,还对于到对准标记19的中心的位置与其理论上的位置之差进行存储。
在图像处理对象的全部电极4及对准标记19的中心与分别距离中心坐标在理论上的位置之间没有差异时,使晶片1的中心坐标与接触探测器11的中心坐标对齐。另外,决定晶片1的最佳接触位置,使得晶片1的倾斜与相对于XYZθ平台24的XY轴的接触探测器11的倾斜一致。在与理论上的位置之间有差异时,不使晶片1的中心坐标与接触探测器11的中心坐标对齐,计算对于在各自的的位置上与理论上的位置之差,求平均的最佳接触位置。然后,将晶片1进行位置对齐(对准)。根据至此的倾向,则晶片1一侧的电极位置根据其生产方式,它与理论上的位置之差小到能够忽略的程度,必须计算最佳位置则限定于接触探测器11一侧。
在对准结束后,使晶片托架23上升至一定高度,使晶片托架23上的晶片1的电极4与探测卡6上的凸点12全部接触。为了保持接触状态,从真空联结器26将晶片1与接触探测器11的密闭空间抽真空。通过这样,利用密闭空间外的大气压,接触探测器11的凸点12对于晶片1的整个表面的电极4以均匀的力接触。
在接触完了之后,使探测卡6、晶片1以及晶片托架23形成一体,在这样的状态下放入检查装置中,在高温中加上电压进行电气检查。若检查结束,则从检查装置取出探测卡6、晶片1及晶片托架23,使密闭空间的压力恢复到大气压程度,将晶片托架23与探测卡6分离,取出晶片1。
对于晶片1的整个表面上形成的数万个以上的电极4,为了使探测卡6上的对应的凸点12同时可靠接触,在接触之前,必须在探测卡6与晶片1之间以高精度进行对准。关于对准下面进行详细叙述。
首先,对于探测卡6进行说明。如上所述,探测卡6的接触探测器11是将带凸点的薄膜13用陶瓷环14保持而构成的。为了制造该接触探测器11,作为带凸点的薄膜13的基材,例如准备用7A所示那样的由存18μm左右的聚酰亚胺制的薄膜15及厚35μm左右的铜薄膜16形成两层的薄膜。
然后,在厚2mm、框宽9mm左右的陶瓷环14的侧面薄薄地而且均匀地涂布热固化性粘结剂(约170℃固化),放置在聚酰亚胺制的薄膜15上。在该状态下,放入加热炉中,使粘结剂热固化,通过这样,将陶瓷环14与薄膜15粘结固定。
这时,薄膜15与16利用聚酰亚胺的热膨胀系数(约16×10-6/℃)与陶瓷的热膨胀系数(约3×10-5/℃)之差,以比陶瓷环14伸展较大的状态进行粘结,一旦从粘结剂的固化温度即170℃恢复到常温,则在对聚酰亚胺制的薄膜15加上一定张力的状态下,与陶瓷环14固定。通过得到该张力,能够确保后面形成的凸点12及12b的位置精度。
然后,如图7B所示,在粘贴在陶瓷环14的基材上,形成凸点形成用的多个孔13a(内径20μm~30μm左右)。同时也加工成为对准标记19的凸点用的孔13b。
然后,如图7C所示,利用电镀等方法,用Ni等金属材料埋入全部的孔13a及13b,从而在全部的孔13a及13b中同时形成凸点12及12b。凸点12及12b例如设为高40μm左右、直径60μm左右的凸点。
然后,如图7D所示,对与聚酰亚胺制的薄膜15重叠的铜薄膜16进行刻蚀,使其保留凸点12及12b的周围部分,通过这样得到用陶瓷环14保持带凸点的薄膜13的接触探测器11。如图7E所示,完成探测卡6。
这时,如上所述,通过同时形成凸点形成用的孔13a及成为对准标记19的孔13b,并进行埋入,从而与其它任何方法相比,能够正确保持接触用凸点12与对准标记19(凸点12b)的相对位置关系。
保持凸点12与对准标记19的相对位置这一点,以在对准标记19为基准来决定凸点12的位置的方法中是非常重要的。由于凸点12与12b的位置精度取决于孔13a与13b的位置精度,因此孔加工精度非常重要。作为孔加工的手段最好采用激光加工等,这是因为它不仅能够确保孔加工精度,而且对于根据品种来改变孔位置等情况也能够容易解决。另外由于利用电镀法来形成凸点12,因此是保留铜薄膜、仅对聚酰亚胺薄膜进行盲孔加工。至于在薄膜15的什么位置形成凸点12,则取决于对象晶片1的电极4的位置。
通过采用具有这样的接触探测器11的探测卡6,能够以它的对准标记19为基准,用图像处理装置容易测定接触用凸点12的位置精度的变化,从而根据该测定结果,算出与检查对象晶片1的检查用电极4的最佳接触位置,能够在最佳位置进行对准。然后,能够实现高精度而且稳定的接触。特别是适用于作为晶片级老化筛选检查等晶片集中统一检查所用的探测卡那样的、希望有柔软而且高精度的凸点的探测卡。
由于是专用的对准标记,因此与将接触用凸点的一部分作为基准的以往的方向相比,具有以下那样的优点。
接触用凸点的位置因半导体集成电路元件的品种而异,但专用的对准标记不管半导体集成电路元件的品种如何,可以附加在一定位置。因此,在制造探测卡时,容易掌握批量间等的质量的变化,在对准装置一侧不需要对每一品种设定图像处理的动作。也能够迅速适应新的品种。
由于接触用凸点密集(例如120μm间距以下),因此还发生搞错凸点位置等问题。但由于专用的对准标记可以用任意的凸点间距附加在任意的位置,因此能够避免那样的问题。
接触用凸点在与检查用电极多次接触期间,有时其前端摩损,或附着污垢,但由于专用的对准标记的凸点不与检查用电极接触,因此即使长时间使用,不也产生摩损或污垢,对图像处理不产生影响。
与附加专用的对准标记的以往的方法相比,具有以下那样的优点。
薄膜上形成的凸点因薄膜伸缩而对位置精度有很大的影响。在以往的方法中,应该避免薄膜伸缩的影响,如上所述,是在凸点形成后考虑到它的位置精度而附加对准标记,但这也如上所述,虽然能够应对探测卡制造时的位置精度,但不能应对此后因热循环等而引起的变化,在附加对准标记的工序中还发生与凸点位置的精度误差的问题。
与上不同的是,本发明有关的对准标记(凸点)由于与接触用凸点同时形成,因此只要在它的制造过程中确保与接触用凸点的相对位置,则通过测定对准标记,能够容易判断因薄膜伸缩而引起的凸点位置精度的变化,然后用对准装置对其变化进行图像处理,从而能够算出与对象的检查用电极的最佳位置。因此,能够实现稳定的接触,在位置计算的结果判明伸缩较大而不能确保最佳位置时,中止接触,从而能够防止因接触位置偏移而引起的半导体集成电路元件的损坏。
带凸点的薄膜13的凸点12有时因其制造方法而引起位置偏移。如上所述,在对聚酰亚胺制的薄膜15与铜薄膜16形成两层的基材设置多个孔而形成凸点12时,由于最终除去大部分铜薄膜16,因此对于通过与陶瓷环14粘贴而作用了张力聚酰亚胺制的薄膜15,产生因除去铜薄膜16而引起的应力缓和,在铜薄膜1 6除去前后,凸点12的位置发生变动。即,由于应力缓和而引起凸点重新配置。这时的凸点12的位置变动程度也取决于凸点12的形成位置及剩下的铜薄膜16的图形。以往,是通过将凸点12用的孔加工位置作为加上因该应力缓和而引起的变动量的位置,从而凸点12的最终位置精度实现±10~15μm。
但是,关于因除去铜薄膜16而引起的应力缓和,有时因带凸点的薄膜13的制造过程或与陶瓷环14的粘结过程的差异而产生不一致,在带凸点的薄膜13的整个表面产生不均匀。为了实现稳定的接触,即使某种程度确保接触探测器的单体的位置精度,也必须根据应力缓和的不一致,计算更加最佳的位置,然后进行接触。为此,对准标记19的设计及布局也很重要。
下面说明探测卡6上形成的对准标记。
图8所示为以往的对准标记的设计。该对准标记29是利用激光束作为直径10μm~20μm左右的开口而形成的,实际上是形成与晶片1上的电极4接触的凸点12,进行位置精度的测定,在掌握其误差之后,附加在最佳位置。
但是,该对准标记29如上所述,由于是在形成凸点12之后附加的,因此在该附加工序中与凸点12的相对位置关系将产生误差。另外,将该对准标记29用图像处理装置稳定地取入图像之中是非常困难的。由于附加对准标记29的聚酰亚胺制的薄膜15是半透明的,因此开口与其周围部分的边界线在图像中很难清楚地显现。另外,由于是微小的开口,因此也有时不能和薄膜15上的污渍或伤痕、或透过薄膜15能看见的背景的花样区别开来。
图8B~8D所示为本发明有关的对准标记的设计。
图8B所示的对准标记19a由上下排列的两个凸点12b组成。图8C所示的对准标记19b由上下左右呈十字状排列的五个凸点12b组成。图8D所示的对准标记19c由上下左右三排排列的九个凸点12b组成。
各对准标记19a、19b及19c的凸点12b用与和电极4接触的凸点12相同的方法,同时在聚酰亚胺制的薄膜15上形成。即,凸点12b利用电镀方法以镀镍形成半球状。通过这样,能够保持与接触用凸点12的相对位置关系,同时在图像取入时,如图示那样带黑色显示,与背的边界很清晰。
但是,这些对准标记19a、19b及19c的凸点12b也由于用与凸点12相同的方法形成,因此直径为60μm左右,虽然没有小到用激光束形成的以往的对准标记29的程度,但仍存在不能与薄膜15的污渍或伤痕区别的所谓图像取入的不稳定性。另外,由于利用电镀方法形成,因此虽然说是半球状,但也有时会产生变形,若取入这样形状的凸点12的图像,则重心位置产生大的偏移,位置计算结果也偏移。为了减少这些问题达到最低限度,在对准标记19a、19b及19c中,使多个凸点12b密集在一起。通过这样,能够使污渍或伤痕等与凸点12b区别开来,另外不太影响凸点12b的单体形状正确性,能够计算位置坐标。
用对准标记19a、19b及19c计算的坐标位置是图示的交叉线30的交点。对准标记19a是将两个凸点12b排列而成的,由于识别装置存储有理论上的交点坐标,因此利用两个凸点12b的排列方向,在图像上能够容易算出实际的交点坐标。
如对准标记19b那样,若以理论上的交点作为中心,采用呈十字状(放射状)配置凸点12b的五点设计,则在某一个凸点12b因某一个理由不能拍出图像时,也能够容易根据图像稳定地求出实际交点的位置。
根据凸点形状正确性的稳定度、以及以电极4的布局中不会有的配置以能够和接触电极4的凸点12区别开来等理由,对准标记19c那样的将九个凸点12b按上下左右排列成三排的设计可以说是理想的设计。凸点12b之间的间距只要取100μm左右即可。
图像摄入的不稳定性及形状不稳定性虽然还有,但其优点是,即使形成仅由一个凸点形成的对准标记,也能够利用理论上的交点坐标,计算出实际的交点坐标,能够确保与接触用凸点12的相对位置关系。
作为对准标记19,其它还可以考虑仅形成一个大尺寸的凸点,或在以往的对准标记29处(即开口)通过镀镍形成凸点等。但是,本来是将整个薄膜基材放入镀槽中进行电镀,通过这样能够在接触探测器11的整个表面均匀形成数万个凸点12。而仅将作为对准标记的凸点的尺寸加大,这由于要部分改变电镀条件,是非常困难的,而且也对凸点的稳定形成产生影响,因此不合适。而在以往的对准标记29(开口)处形成凸点,也由于要进行部分电镀形成,故很难,另外在背面的铜薄膜16也只保留接触用凸点12的周围部分,难以供给电流,因此也不合适。
如上所述,与接触用凸点12同时采用相同的方法形成使凸点12b密集、具有特征设计的对准标记19a、19b及19c等的方法,可以说是稳定的坐标计算方法。
图9所示为摄入对准标记的图像的状态。
在图9A中,对准标记19c的背景是带黑色显示。这种情况是,对准标记19c的凸点12b与前面用图4说明的接触用凸点12相同,仅在凸点周围部分保留薄膜15的背面的铜薄膜16而形成的。如上所述,在带凸点的薄膜13的背面一侧有局部各向异性异电橡胶10,由于该局部各向异性导电橡胶10一般是带黑色的,因此对准标记19c的背景就透过薄膜15,显示带黑色的局部各向异性导电橡胶10。
在图9B中,对准标记19c的背景是带白色显示。这是由于为了将图像摄了误差抑制到最低限度,保留有大于对准标记19c的尺寸的铜薄膜16。完全不受带凸点的薄膜13的背面一侧的局部各向异性导电橡胶10的影响,在对准标记19c的背景显示带白色的铜薄膜16,利用与该铜薄膜16的对比,能够以明暗差清晰映出凸点12b的外形边界部分。因而,能够容易而且稳定地计算出对准标记19c的中心坐标。
为了这样保留大于对准标记19c的铜薄膜16,在制造对接触用凸点12的背面一侧保留的铜薄膜16进行刻蚀用掩膜时,仅考虑到对准标记19c用进行设计即可。由于方法简单,而且图像摄入的稳定性效果非常大,接触探测器11的制作成本也完全不增加就能够实现,因此是适合的方法。
不限于对准标记19c,本发明有关的对准标记由于用与接触用凸点12分开的凸点12b,它避开凸点12排列配置的测定凸点区17,配置在接触探测器11的外周边缘部分,因此能够保留较大的铜薄膜16,能够采用自由的设计及自由的布局。与此不同的是,在利用接触用凸点作为对准用信号标记的以往技术中,也有的情况凸点的间距小于120μm,由于不能取得较大的铜薄膜,因此不能采用上述那样利用铜薄膜的图像摄入的稳定性方法。
图10所示的探测卡上的对准标记的布置。
在接触探测器11的带凸点的薄膜13上,在接近陶瓷环14的外周部分,沿圆周方向隔开等间隔配置八处对准标记19。这里所示为前面用图8D说明的对准标记19c,但不限定于此。
如前所述,带凸点的薄膜13在它的制造过程中因应力缓和而引起凸点重新配置,也有的情况下,该凸点重新配置不是在带凸点的薄膜13的整个表面均匀引起,而产生不均匀,还有的情况下,因接触后的检查装置反复125℃左右的加热,则不均匀更扩大。因此,凸点位置精度的管理,不仅仅是在接触探测器11的制造时,而且在即将接触之前也始终是必要的。若使用偏离标准规定的位置精度的接触探测器11,则由于凸点12脱离接触对象的电极4,因此不仅不能进行正规的检查,而且也有的情况下在电极4以外残留有凸点痕迹,该部分的半导体集成电路元件成为不合格品。
为了对凸点位置精度的偏差进行管理,只要将对准标记19在接近陶瓷环14的外周部分至少布置四处即可。由于带凸点的薄膜13在制造过程等发生的薄膜伸缩的影响在外周一侧表现得最大,因此在该部分形成对准标记。若对准标记19的数量少,则不能掌握因带凸点的薄膜13的伸缩等而引起的凸点12的位置精度发生的偏差。为了使电极4与凸点12的位置为最佳,最好更多的配置带凸点的薄膜13上附加的对准标记19。若根据这样程度的偏差的倾向进行判断,则可以说八处对准标记是比较理想的。
在对准之前,利用对准装置的图像处理装置来测定各个的对准标记19的位置,与理论上的位置进行比较,算出其误差,对于是否是能够接触(标准规定内)的位置精度进行判断。若是在标准规定内,则以与电极4的相对关系作为整体是最适当的位置进行对准,进行接触。为此,在对准装置中,不仅具有计算电极4与凸点12的接触适当位置的功能,而且还附加测定接触探测器11的对准标记19(凸点12b)的位置精度的功能,容易进行生产上的管理。当误差不在标准规定内时,则更换探测卡6。
若增加对准标记19,则图像处理时间虽然也当然延长,但由于对准工序后的检查是老化筛选检查,是至少需要几小时的检查,因此若根据生产线的处理能力来判断,则为了进行对准工序有足够充裕的时间,图像处理时间的增加不成为大的问题。

Claims (2)

1.一种探测卡,用于对于半导体晶片上形成的多个半导体集成电路元件的电气特性集中统一进行检查,其特征在于,具有:
保持在刚性环上的第1薄膜;
形成在所述第1薄膜上、用来同时与所述多个半导体集成电路元件的全部检查用电极接触的多个第1凸点;以及
与所述第1凸点同时形成在所述第1薄膜上、用来构成对准标记的多个第2凸点,
用来构成所述对准标记的多个第2凸点不与所述检查用电极接触,
所述对准标记是将所述多个第2凸点密集形成的,
在所述第1薄膜的所述对准标记背面一侧,设置在使用识别摄像头的图像处理中与凸点产生明暗差的第2薄膜,该第2薄膜大于所述对准标记的尺寸。
2.如权利要求1所述的探测卡,其特征在于,
在所述接触用的多个第1凸点的形成区域的外周一侧,将相对于所述第1薄膜的中心互相对称的两个所述对准标记作为一组,并至少形成两组。
CN2005101361506A 2004-12-20 2005-12-20 探测卡及其制造方法以及对准方法 Expired - Fee Related CN1812070B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004-366936 2004-12-20
JP2004366936 2004-12-20
JP2004366936A JP4187718B2 (ja) 2004-12-20 2004-12-20 プローブカード

Publications (2)

Publication Number Publication Date
CN1812070A CN1812070A (zh) 2006-08-02
CN1812070B true CN1812070B (zh) 2010-09-22

Family

ID=36594860

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005101361506A Expired - Fee Related CN1812070B (zh) 2004-12-20 2005-12-20 探测卡及其制造方法以及对准方法

Country Status (5)

Country Link
US (2) US7589543B2 (zh)
JP (1) JP4187718B2 (zh)
KR (1) KR20060070446A (zh)
CN (1) CN1812070B (zh)
TW (1) TWI387030B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4187718B2 (ja) * 2004-12-20 2008-11-26 松下電器産業株式会社 プローブカード
EP1739440A3 (de) * 2005-06-30 2009-05-13 Feinmetall GmbH Elektrisches Prüfverfahren und -vorrichtung sowie Verfahren zur Herstellung einer Kontaktiervorrichtung
CN100399532C (zh) * 2006-07-24 2008-07-02 友达光电股份有限公司 对位精度检测装置
US20100194423A1 (en) * 2007-09-28 2010-08-05 Masamoto Tago Apparatus and method for testing semiconductor and semiconductor device to be tested
WO2010038433A1 (ja) * 2008-09-30 2010-04-08 ローム株式会社 プローブカードの製造方法、プローブカード、半導体装置の製造方法およびプローブの形成方法
CN102362187A (zh) 2009-03-27 2012-02-22 爱德万测试株式会社 制造装置、制造方法及封装器件
WO2010109740A1 (ja) 2009-03-27 2010-09-30 株式会社アドバンテスト 試験装置、試験方法および製造方法
DE112009005202T5 (de) 2009-09-02 2012-07-19 Advantest Corporation Prüfvorrichtung, Prüfverfahren und Prog ramm
JP5616047B2 (ja) 2009-10-19 2014-10-29 株式会社アドバンテスト 製造装置、試験装置、製造方法および集積回路パッケージ
JP5530191B2 (ja) * 2010-01-15 2014-06-25 株式会社日本マイクロニクス 電気的試験用プローブ及びその製造方法、並びに電気的接続装置及びその製造方法
JP2011163807A (ja) 2010-02-05 2011-08-25 Advantest Corp 電子部品試験装置
JPWO2012023180A1 (ja) * 2010-08-17 2013-10-28 株式会社アドバンテスト 接続装置、それを備えた半導体ウェハ試験装置、及び接続方法
TWI413815B (zh) * 2010-11-09 2013-11-01 Sumika Technology Co A pattern difference film with a registration mark
ITVI20110343A1 (it) * 2011-12-30 2013-07-01 St Microelectronics Srl Sistema e adattatore per testare chips con circuiti integrati in un package
CN103808255B (zh) * 2012-11-06 2019-05-10 株式会社富士 裸片位置判定系统
JP5825502B2 (ja) * 2013-02-27 2015-12-02 株式会社東京精密 プローブ装置
CN104215892A (zh) * 2013-05-31 2014-12-17 立锜科技股份有限公司 测试操作机与测试载具以及相关测试方法
JP6220596B2 (ja) * 2013-08-01 2017-10-25 東京エレクトロン株式会社 プローバ
JP6443715B2 (ja) * 2014-04-24 2018-12-26 日本電産リード株式会社 基板検査治具設計方法
US10170444B2 (en) * 2015-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Packages for semiconductor devices, packaged semiconductor devices, and methods of packaging semiconductor devices
TWI571644B (zh) * 2015-07-16 2017-02-21 旺矽科技股份有限公司 針測裝置
DE102016114459A1 (de) * 2016-08-04 2018-02-08 Osram Opto Semiconductors Gmbh Verfahren und Vorrichtung zur Vermessung einer Vielzahl an Halbleiterchips in einem Waferverbund
CN109616427B (zh) * 2017-09-29 2023-12-29 韩美半导体株式会社 半导体材料附接方法
JP7018784B2 (ja) * 2018-02-23 2022-02-14 東京エレクトロン株式会社 コンタクト精度保証方法および検査装置
JP7218909B2 (ja) * 2019-05-09 2023-02-07 株式会社昭和真空 プローブピン位置合せ装置及びプローブピン位置合せ装置を使用した電子デバイスの製造方法
US11579182B1 (en) * 2020-02-11 2023-02-14 Meta Platforms Technologies, Llc Probe card for efficient screening of highly-scaled monolithic semiconductor devices
KR102257740B1 (ko) * 2020-05-19 2021-05-28 (주)티에스이 테스트 소켓용 절연 필름 및 이를 포함하는 테스트 소켓
CN111834757B (zh) * 2020-08-07 2021-12-31 中车大连机车车辆有限公司 一种连接器检测装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486954B1 (en) * 2000-09-01 2002-11-26 Kla-Tencor Technologies Corporation Overlay alignment measurement mark

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04101440A (ja) * 1990-08-20 1992-04-02 Fujitsu Ltd バンプ用プローブカード
KR100196195B1 (ko) * 1991-11-18 1999-06-15 이노우에 쥰이치 프로우브 카드
US5559446A (en) * 1993-07-19 1996-09-24 Tokyo Electron Kabushiki Kaisha Probing method and device
TW279202B (zh) * 1993-11-24 1996-06-21 Tokyo Electron Co Ltd
JP2828410B2 (ja) 1993-12-21 1998-11-25 松下電器産業株式会社 プローブカード及び半導体チップの検査方法
TW293938B (en) * 1995-11-09 1996-12-21 Formfactor Inc Probe card assembly and kit, and methods of using same
KR100212169B1 (ko) * 1996-02-13 1999-08-02 오쿠보 마사오 프로브, 프로브의 제조, 그리고 프로브를 사용한 수직동작형 프로브 카드 어셈블리
JP3467394B2 (ja) * 1997-10-31 2003-11-17 松下電器産業株式会社 バーンイン用ウェハカセット及びプローブカードの製造方法
JPH11154694A (ja) * 1997-11-21 1999-06-08 Matsushita Electric Ind Co Ltd ウェハ一括型測定検査用アライメント方法およびプローブカードの製造方法
JP2001007165A (ja) * 1999-06-21 2001-01-12 Mitsubishi Electric Corp プローブカード装置
DE60132892T2 (de) * 2000-05-26 2009-02-12 Northwestern University, Evanston Verfahren mittels abtastenden mikroskopspritzen und produkte dafür oder dadurch erzeugt
US6933738B2 (en) * 2001-07-16 2005-08-23 Formfactor, Inc. Fiducial alignment marks on microelectronic spring contacts
US7342402B2 (en) * 2003-04-10 2008-03-11 Formfactor, Inc. Method of probing a device using captured image of probe structure in which probe tips comprise alignment features
TWI220171B (en) * 2003-06-27 2004-08-11 Macronix Int Co Ltd Lift type probe card reverse-side probe adjustment tool
US7129730B2 (en) * 2004-12-15 2006-10-31 Chipmos Technologies (Bermuda) Ltd. Probe card assembly
JP4187718B2 (ja) * 2004-12-20 2008-11-26 松下電器産業株式会社 プローブカード

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486954B1 (en) * 2000-09-01 2002-11-26 Kla-Tencor Technologies Corporation Overlay alignment measurement mark

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开平11-154694A 1999.06.08

Also Published As

Publication number Publication date
KR20060070446A (ko) 2006-06-23
TW200623303A (en) 2006-07-01
TWI387030B (zh) 2013-02-21
US20090183363A1 (en) 2009-07-23
US20060132155A1 (en) 2006-06-22
CN1812070A (zh) 2006-08-02
US7982482B2 (en) 2011-07-19
US7589543B2 (en) 2009-09-15
JP4187718B2 (ja) 2008-11-26
JP2006173503A (ja) 2006-06-29

Similar Documents

Publication Publication Date Title
CN1812070B (zh) 探测卡及其制造方法以及对准方法
TWI236723B (en) Probe sheet, probe card, semiconductor inspection device, and manufacturing method for semiconductor device
US6900653B2 (en) Needle fixture of a probe card in semiconductor inspection equipment and needle fixing method thereof
KR100196195B1 (ko) 프로우브 카드
US8468690B2 (en) Holding member for use in test and method for manufacturing same
JP2008504559A (ja) パターン化された導電層を有する基板
CN101625375A (zh) 探针卡及其组装方法
US8148646B2 (en) Process of positioning groups of contact structures
US8624619B2 (en) Semiconductor device and method of performing electrical test on same
JP2007010671A (ja) 被験体を電気的に検査する方法および装置ならびに検査時に使用される接触装置の製造方法
US20080001100A1 (en) Apparatus for inspecting a substrate having a ring illumination unit
US7102372B2 (en) Apparatus and method for testing conductive bumps
JP2011022001A (ja) プローブカード
TWI484192B (zh) Probe card, inspection device and inspection method
US20070054514A1 (en) Socket measurement apparatus and method
KR20180119096A (ko) 검사 지그의 제조 방법
KR101846010B1 (ko) 영상표시패널 검사용 프로브 유닛의 제작 방법 및 이에 의해 제작된 프로브 유닛
US20240103071A1 (en) Alignment chip for probe card, probe card and probe card repair method
TWM461871U (zh) 晶圓測試載板及晶圓測試機台
US20240096675A1 (en) Substrate for carrying wafer
WO2022208708A1 (ja) プローブカード
JP4877465B2 (ja) 半導体装置、半導体装置の検査方法、半導体ウェハ
JP2023507914A (ja) 自動検査装置のプローブカードパッド配置
KR20230167644A (ko) 정렬 정밀도가 높은 프로브 카드
KR20090092935A (ko) 프로브 본딩 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20151028

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co., Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100922

Termination date: 20181220