CN101625375A - 探针卡及其组装方法 - Google Patents

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Abstract

本发明公开一种探针卡及其组装方法，该探针卡适用于同时对多个半导体装置进行晶片级测试。上述探针卡可包含：具有晶片级测试电路系统的一电路板、部分可挠性的一硅基底、至少部分置于上述基底中以接合一受测晶片的多个对应的电性接点的多个测试用金属探针、与连接上述基底与上述电路板的一可压缩的底胶。上述探针卡可用于晶片级的烧入测试。在某些实施例中，上述探针卡可包含有源式测试控制电路系统，其嵌于上述硅基底中以实施晶片级高频测试。本发明的探针接点是更加耐用、且不易受到因反复的使用而产生的损坏或弯曲的影响，以使未共平面的探针尖的问题最小化。

Description

探针卡及其组装方法
技术领域
本发明涉及半导体，特别涉及用于对形成于一半导体晶片上的集成电路进行测试的探针卡。
背景技术
现代半导体的制造包含了多个步骤，其具有光刻、物质沉积与蚀刻，以在一片单独的半导体硅晶片上形成多个独立的半导体装置或集成电路芯片。目前所制造常用的半导体晶片的直径可以是六英寸或六英寸以上，其中直径十二英寸的晶片为一种常见的尺寸。然而，形成于上述晶片上的某些个别的芯片，可能因为在复杂的半导体制造的工艺中可能出现的变异或问题而具有一些缺陷。在晶片切割而将上述集成电路芯片自上述半导体晶片分离之前，会对多个芯片进行电性表现与可靠度的测试并同时在一既定期间活化其功能(例如晶片级烧入测试)。这些测试通常可能包含布局与线路图对比(layoutversus schematic；LVS)的确认、静态电流测试(IDDq testing)等等。从每个芯片或受测装置(device under test；DUT)所产生的结果电性信号则被具有测试电路系统的自动测试设备(automatic test equipment；ATE)所捕捉与分析，以判定一芯片是否具有缺陷。
为了达成晶片级烧入测试(burn-in testing)与同时捕捉来自晶片上的多个芯片的电性信号，是使用公知的DUT板或探针卡。探针卡在本质上为印刷电路板(printed circuit board；PCB)，其包含多个金属电性探针，用以与形成于上述晶片上的上述半导体芯片的多个对应的电性接点(contact)或接头(terminal)媒合。每一个芯片具有多个接点或接头，每一个接点或接头必须进行存取，上述存取是用于测试。因此，一般的晶片级测试需要进行远超过1000个芯片接点或接头与ATE测试电路系统之间的电性连接。因此，为了实施精确的晶片级测试，精确地将大量的探针卡接点与上述晶片上的芯片接点对准、以及形成确实的电性连接是很重要的。探针卡通常是安装于上述自动测试设备中，并作为上述芯片或受测装置与上述自动测试设备的测试头之间的界面。
为了效率与使芯片产出时间的最小化，较好为同时、并联地测试一整片半导体芯片上的所有芯片。因此在理想的状态下，是希望仅仅一次移动上述探针卡(及其上的探针)而与上述晶片的表面成为物理上的接合或接触(着陆；touch down)，以在一个时间内测试整片晶片。为了完成上述动作，需要在所有的探针卡接点与对应的芯片接点之间的初始着陆的过程中，建立精确与完整的电性接触。然而，存在于探针卡与探针的限制有时会在第一次作业时无法达成上述晶片与上述探针卡的适当的媒合、接触。这样，就需要多次进行上述探针卡与晶片之间的接合或着陆，以成功地媒合所有的探针卡与芯片接点，而降低了测试效率并且增加芯片的产出时间与成本。
请参考图1A，一种公知的探针卡是使用多个电性探针接点，其形式为悬臂式的金属弯曲弹性指状物1(指状探针)，其与晶片上的对应的接点媒合，以在二者之间产生精确测试所需的足够的碰触(stylus)或接触压力。弹性指状物1相对较薄，且其一端固定在一刚性的陶瓷基底2上，然后陶瓷基底2连接于一印刷电路板。弹性指状物1的方位，通常在附着于探针卡的位置是平行于上述探针卡的表面，然后徐徐地向上弯曲；而在弹性指状物1与晶片上的电性接点接合的未固定的那一端附近，是垂直于上述探针卡的表面。当弹性指状物1受到靠着晶片接点的压力时会弯曲与伸直，以吸收因将探针卡与晶片结合所产生的接触应力。在理想的状况下，弹性指状物1的所有未固定端会置于实质上相同的一虚拟平面，以在探针卡的弹性指状物1与晶片表面上的芯片电性接点之间提供足够的碰触或接触压力。然而，随着反复的使用，一段时间后某些弹性指状物1的未固定端可能会因为物理性的受损与热性及机械性的疲劳而发生错位(misalign)。因此，某些弹性指状物1就不再与其他的弹性指状物1共平面。虽然这种情况不会在测试整个晶片的小部分的区域上的单一或数个芯片时发生问题，但是在一次对一整片晶片及其上的多个芯片进行测试时，未共平面的弹性指状物1可能会在所有的探针卡接点与晶片接点之间造成不当的接触与碰触压力。这样会对精确地一次取得整片晶片上的所有芯片的电性测试数据造成妨碍。因此，可能需要进行探针卡与晶片之间的多次的着陆操作，以完成晶片级的烧入测试。此外，未共平面的弹性指状物1的问题也会限制可单次着陆操作的整片晶片的尺寸，因为探针卡的尺寸愈大，弹性指状物1的平面错位会随之放大。
请参考图1B，另一种公知的探针卡是使用多个电性探针接点，其形式为多个实质上垂直的金属针7(针状探针)，每一个金属针7具有：一固定的上端点3，装在一刚性的上基底4(然后连接至一印刷电路板)；以及一浮动的下端点5，其延伸是穿透一刚性的陶瓷下基底6中的一个孔洞，刚性的陶瓷下基底6与刚性的上基底4之间具有间隔。金属针7的浮动的下端点5是与上述晶片表面上的芯片电性接点或电极接合。金属针7的形状可以在两端点之间具有凸起，以增加可挠性来提供足够的探针头压力、以及吸收使探针卡与上述晶片结合时所造成的接触应力，而不会毁损金属针7。随着反复的使用，一段时间后可能会发生类似于前述弹性指状物形式的探针的共平面的问题，而在一次测试一整片晶片上的所有芯片时发生问题。
因此，业界需要适用于晶片级测试的具有电性接点的改良的探针卡。
发明内容
为了解决现有技术中存在的上述问题，本发明是提供一种测试的探针卡，其适用于晶片级测试，而克服前述测试用金属探针卡的设计的缺点。在一实施例中，上述探针卡可用于晶片级烧入测试。其中公知技术包括受到一刚性结构所支撑的高可挠性的探针，而本发明较佳实施例具有探针接点，其在结构上较公知的设计更为坚固并受到一支撑结构的较佳支撑，上述支撑结构较好为部分可挠，以有助于吸收接触应力与产生适当的碰触压力。探针支撑结构的可挠性愈大，对任何未共平面的问题可提供较佳的补偿，原因是其顺应晶片表面的能力。根据本发明精神的刚性探针，其建构在某些实施例中可使用微机电系统与半导体制造技术，可将探针共平面度控制在正负2微米内，而公知的探针的共平面偏差可达约75微米。
在一实施例中，是提供一种探针卡，适用于同时对多个半导体装置进行晶片级测试。上述探针卡包含：一电路板，具有晶片级测试电路系统；一基底，其在某些实施例中可以是至少部分可挠性的硅薄膜(silicon membrane)；多个金属探针，至少部分位于上述基底中并受其支撑，以与一受测晶片中的多个对应的电性接点接合；以及一可压缩的底胶，连接上述基底与上述电路板。上述测试用金属探针较好为具有刚性且无法自由弯曲。在一实施例中，每个上述探针具有一填入金属的通道与一探针尖，上述填入金属的通道是形成于上述基底或硅薄膜中，上述探针尖是连接上述通道并从上述薄膜的一下表面向外延伸，以与一受测晶片中的对应的电性接点接合。上述基底或硅薄膜与底胶吸收至少部分的接触应力，上述接触应力是来自将上述受测晶片与上述探针卡接合，以实施晶片级测试。在某些实施例中，较好为上述测试用金属探针的整个长度的至少大部分、更好为实质上其整个长度是受到上述基底或硅薄膜的支撑。
在某些实施例中，上述底胶可选自下列所组成的族群：一可挠性胶、环氧树脂、与硅胶。在一实施例中，上述探针卡是用于晶片级烧入测试(burn-intesting)。在其他实施例中，上述探针卡具有有源式测试控制电路系统，其嵌于上述基底中，以实施晶片级高频测试例如已知良品芯片(known good die；KGD)的最终晶片测试。
本发明也提供一种探针卡的组装方法，其适用于晶片级测试。该方法包含：支撑一硅薄膜的一第一表面，该硅薄膜具有多个测试用金属探针；将一可压缩的底胶涂于该硅薄膜的与该第一表面对立的一第二表面；将该硅薄膜与一电路板对准，该电路板具有一测试电路系统；对该硅薄膜及具有该底胶的第一表面施压，使其靠在该电路板；以及以紫外线熟化该底胶。
此处所讨论的较佳的探针与支撑结构的优点在于可更广泛地将接触应力与接触力分布于整个支撑结构，而取代自行将应力集中于探针接点而导致问题的发生的公知设计。因此，根据本发明精神的探针接点是更加耐用、且不易受到因反复的使用而产生的损坏或弯曲的影响，以使未共平面的探针尖的问题最小化。对于晶片级测试，其可在单次着陆或接合探针卡与晶片时，使探针卡适当地定位并与整个晶片接合，来取代公知的探针卡所需要历经的多次尝试。在一实施例中，除了暴露的探针尖之外，探针两端之间的大部分长度是实质上受到此处讨论的探针接点支撑结构所支撑。相对于此，前述公知的探针卡实质上并未对图1A与图1B所示的高可挠性的探针针体或指状物的中间部分的附近提供支撑。
附图说明
图1A与图1B是显示公知的半导体测试用金属探针设计的剖面图。
图2为本发明一实施例的半导体测试用金属探针的剖面侧视图。
图3为加上图2所示探针的一测试用金属探针卡组装前的分解剖面侧视图。
图4为图3的测试用金属探针卡组装后的剖面侧视图。
图5为可用于图2的测试用金属探针的一探针尖的第一实施例的侧视图。
图6A为可用于图2的测试用金属探针的一探针尖的第二实施例的侧视图。
图6B为图6A的探针尖沿着图6A中的剖面线6B-6B的部分剖面侧视图。
图7为图3与图4的测试用金属探针卡的另一实施例的剖面侧视图，其具有图6A与图6B的探针尖。
图8为图3与图4的测试用金属探针卡的另一实施例的剖面侧视图，其用于高频晶片级测试。
上述附图中的附图标记说明如下：
1～弹性指状物      2～陶瓷基底
3～固定的上端点    4～上基底
5～浮动的下端点    6～陶瓷下基底
6B～剖面线         7～金属针
10～探针卡         20～印刷电路板
21～上表面         22～下表面
23～电性接点       24～电性接点或连接垫
30～硅薄膜         31～金属通道
32～重布导体       33～软焊料球状物
34～上表面         35～下表面
36～球栅阵列       37～高台
38～沟槽           40～底胶
50～硅芯片         51～受测装置
52～受测装置接点   60～测试用金属探针
61～金属探针尖     62～探针尖
63～阵列式的探针尖    64～金属垂直探针尖通道
65～硅基底            66～接触层
67～接触表面          68～水平金属间隔物层
69a～端点             69b～端点
80～玻璃片            81～凹部
90～阻抗控制结构      92～沟槽
DT1～直径             DT2～直径
DT3～直径             H～高度
Ht～高度              PB～间距
PT～间距              Ptip～间距
T～厚度               WG～宽度
WP～宽度              WV～宽度
具体实施方式
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：
本发明第一例示的实施例的探针卡是示出于图3与图4中。探针卡10具有一印刷电路板20，印刷电路板(printed circuit board；PCB)20具有一上表面21与一下表面22。上表面21具有电性接点23的阵列，以在执行晶片级烧入测试时与自动测试设备(automatic test equipment；ATE)(未示出)上的对应的接点媒合。在一实施例中，印刷电路板20可由硅所制成。印刷电路板20具有晶片测试电路系统，上述晶片测试电路系统的操作是对硅晶片50(请参考图8)施加一电力负载，并接收及处理从上述晶片反馈的电性信号，以对一半导体晶片中的受测元件实施晶片级烧入作业与可靠度测试。
请继续参考图3与图4，探针卡10还包含一以硅为基材的基底例如为晶片级的硅薄膜(silicon membrane)30，用以支撑多个测试用金属探针60。硅薄膜30是连接于印刷电路板20的下表面22，并具有一上表面34与一下表面35。硅薄膜30较好为一相对较薄且具有至少部分可挠性的结构，以吸收测试时将硅晶片50(请参考图8)与探针卡10接触所产生的应力中的至少一些，并在测试时至少部分顺应于上述晶片的表面以补偿任何探针的未共平面错位(对不准)的问题。在某些实施例中，硅薄膜30的厚度T可较好为约50～500微米；而在一较佳的代表性的实施例中，其厚度T为175微米。在一实施例中，较好为以任何形式的其他的半导体晶片来形成硅薄膜30，可包含后文中会更详细叙述的以光刻法(photolithography)、物质沉积、与蚀刻而在上述薄膜形成各种表面、嵌入元件与构件。
在一较佳实施例中，硅薄膜30是通过置于印刷电路板20与硅薄膜30之间的一具可挠性且可压缩的底胶40而连接于印刷电路板20。底胶40是形成为一层状物，其较好为覆盖印刷电路板20的至少部分的下表面22，且更好为覆盖大部分的下表面22。在某些实施例中，底胶40可以是在市面上可取得的可挠性胶体、环氧树脂、或硅胶。在一可能的实施例中，底胶40可以是一可挠性的液态环氧树脂例如为可从Sumitomo Bakelite Co.，Ltd.取得的Sumiresin
Figure A20091000458700101
CRP-4160系列。具可挠性的底胶40是吸收使探针卡10与硅晶片50接触所造成的接触应力，硅晶片50是包含多个硅晶片50需要进行晶片级烧入测试的受测装置51(请参考图8)。在一代表性的实施例中，底胶40的厚度可为约300微米，但不受限于此。
请参考图2～图4，硅薄膜30具有多个测试用金属探针60(特别示出于图2)。测试用金属探针60提供电性接触与形成导电路径，以使印刷电路板20与硅晶片50中的受测装置51(请参考图8)电性接触，以执行晶片级烧入测试。每个测试用金属探针60是由图2所示的一金属探针尖61与其所连接的一传统半导体工艺的金属通道31所定义。较好为通过用于在硅晶片中制造半导体的传统的蚀刻与物质沉积技术，将金属通道31形成于硅薄膜30中。金属通道31的延伸较好为至少部分穿过硅薄膜30的厚度T，且用于经由硅薄膜30传递欲送至印刷电路板20与来自印刷电路板20的电性测试信号，以对硅晶片50进行测试。可通过任何传统的方法，将金属探针尖61安装于金属通道31的一端。金属探针尖61较好为从硅薄膜30的下表面35向外侧突出，其中硅薄膜30的下表面35具有多个金属探针尖61，这些金属探针尖61的排列较好为可与多个位于硅晶片50上的对应位置上的受测装置51的接点52(请参考图8)媒合。如图2～图4所示，测试用金属探针60较好为在端点69a与69b之间受到支撑，而较好为其实质上整个长度L都受到硅薄膜30的支撑，以避免测试用金属探针60在反复使用与因为对受测晶片施加电性负载所引起的热循环的过程中，发生未共平面与破损。
请继续参考图2～图4，在一实施例中，使用传统的重布层与凸块技术的晶片级封装(wafer level packaging；WLP)，可用于在硅薄膜30的上表面34上形成外部的电性内连线。晶片级封装包含图形化的薄膜金属重布导体32与一表面贴装的球栅阵列(ball grid array；BGA)36，其在硅薄膜30上的每个金属探针尖61与印刷电路板20上的电性接点或连接垫24之间形成一图形化的内连线系统。在某些实施例中，重布导体32可以是铜。较好为可以在形成硅薄膜30时，以用于传统的半导体制造的工艺，将重布导体32形成于硅薄膜30的上表面34，其工艺包含光刻、薄膜物质沉积、与蚀刻。如图所示，球栅阵列36具有排成阵列的多个软焊料球状物33(“凸块”)，其贴装于重布导体32以与印刷电路板20上的电性接点或连接垫24媒合。在一实施例中，电性接点或连接垫24可以是铜。在一实施例中，是通过至少部分穿透硅薄膜30的多个半导体工艺的贯穿硅的金属通道31，将金属探针尖61电性连接于重布导体32。在一可能的实施例中，金属通道31可以是由钨所制成，然而其也可使用其他的导电金属或金属的组合。
虽然使用传统的重布层与凸块技术的晶片级封装是用于较佳实施例中，在某些实施例中，其也可为其他的晶片级封装技术所取代。
请参考图3与图4，针对探针卡10的较佳的组装方法进行说明。在一实施例中，可使用一表面贴装技术(surface mount technology；SMT)的机器来组装探针卡10。表面贴装机器通常用于将半导体装置固定至印刷电路板的表面上。此工艺始于将一玻璃片80暂时性地贴装于硅薄膜30的下表面35。因为硅薄膜30相对较薄且具可挠性，在探针卡组装的过程中，硅薄膜30需要适当的支撑以避免受损。玻璃片80具有多个凹部81，其配置是用以根据金属探针尖61的间距或间隔，而可以安装至围绕单一或一群的金属探针尖61的周围。在某些实施例中，可以通过湿蚀刻或干蚀刻来形成凹部81。在一实施例中，可以使用紫外线胶带(UV tape)以可分离的方式将玻璃片80贴装于硅薄膜30，以暂时性地将此二个构件接合。上述表面贴装机器可具有一机器手臂，其可通过真空的施加而托持玻璃片80，而将玻璃片80贴装于硅薄膜30。很明显地玻璃片80较好为仅用于组装探针卡10，在完成安装之后就将其移除，以便进行晶片级测试。
请继续参考图3与图4，较佳的探针卡组装工艺继续在硅薄膜30的上表面34上，形成一球栅阵列36。此步骤包含通过具有蚀刻与物质沉积的传统的半导体晶片制造工艺，将软焊料球状物33预先沉积至重布导体32上。软焊料球状物33的形成可较好为使用上述表面贴装技术的机器。在软焊料沉积工艺中，由于构件的厚度较薄，硅薄膜30可受益于玻璃片80的支撑。在形成球栅阵列36之后，以超音波清洁硅薄膜30的上表面34，以准备将底胶40铺于上表面34。然后，可将底胶40铺于硅薄膜30的上表面34。
请继续参考图3与图4，接下来将硅薄膜30与印刷电路板20对准，并使用上述表面贴装技术的机器对硅薄膜30施压而靠在印刷电路板20，较好为将每个软焊料球状物33与使用传统的半导体技术预先形成于印刷电路板20上的对应的电性接点或连接垫24媒合。应该注意在其他可能的实施例中，可在将硅薄膜30与印刷电路板20压合后，将底胶40置于上述二个构件之间。无论何种情况，之后是使用紫外光将底胶40熟化。在此工艺中上述紫外光也用来在熟化底胶40时使上述紫外线胶带失去黏性，然后在熟化工艺之后，将玻璃片80移除。将此一组装体移至一回焊炉(reflow soldering oven)，而使用任何适合的热源例如热的气体、红外线等等将其加热，而熔化软焊料球状物33。熔化的软焊料发生流动，并与印刷电路板20上的电性接点或连接垫24产生电性连接。其结果是完成图4所示的探针卡10的制造。使用上述的探针卡架构时，测试用金属探针60与特别是金属探针尖61会相当程度受益于硅薄膜30与底胶40的支撑。不像前述公知技术中大部分未受到支撑的针状或指状物状的探针，测试用金属探针60相对具有刚性、但仍具有足够的可挠性，这是因为具可挠性的硅薄膜30与底胶40禁得起烧入测试时的反复使探针卡10接触硅晶片50所造成的接触应力。因此，测试用金属探针60较不易发生公知的探针所遇到的受损与未共平面的问题。此外，具有刚性但具有某些程度的可挠性的探针组装体，可允许适当的碰触压力作用于探针卡与晶片接点之间，以建立具可靠度的电性连接。
现在请参考图5、图6A、图6B，是显示探针尖62的二个可能的实施例。所示的探针尖62可通过任何本发明所属技术领域中普通技术人员所熟知的任何传统的方法，将其连接至金属通道31。图5示出一实心的金属探针尖62，其具有些许的针状构形，以窄化用以在测试时接触对应的受测装置的接触垫的尖端与一接触表面67的节距分布(pitch spacing)。在某些实施例中，探针尖62可由钨或NiCo所制成，然而其也可以使用其他适当的导体金属。探针尖62可以具有任何适当的构形，而在某些可能的实施例中具有图中所示出的阶梯状的构形。在一代表性的实施例中，金属探针尖62可具有一较低部分与一较高部分。其中在上述较低部分的最小、最末端的直径DT1为约12微米，其与受测装置的接触垫接合；上述较高部分的直径DT2为约50微米，其连接至金属通道31。
图6A与图6B示出可用于探针卡10的阵列式的探针尖63的纵剖面图。在一实施例中，阵列式的探针尖63可形成自一硅基底65，硅基底65具有多个形成并排列于其中的导体金属结构。在一实施例中，基底65可以是氧化硅，然而也可以选择其他适当的基板材料，只要所选择的材料可通过传统的半导体制造工艺受到加工与蚀刻。较好为使用传统的微机电系统或晶片工艺的光刻、物质沉积、与蚀刻技术来形成阵列式的探针尖63，且较好为可在此处所叙述的用于制造硅薄膜30的相同工艺中，制造阵列式的探针尖63。在一可能的实施例中，阵列式的探针尖63具有格状(请参考图6B的截面)与多层的结构，其形成自以下交互配置层状物的组合：(1)硅基底65及散布于其中的金属垂直探针尖通道64；与(2)电性连接至金属垂直探针尖通道64的另一侧端点的水平金属间隔物层68。阵列式的探针尖63较好为形成自至少一个硅基底65及散布于其中的金属垂直探针尖通道64与沉积在硅基底65任一侧的水平金属间隔物层68。
请参考图6A与图6B，在某些实施例中，金属垂直探针尖通道64与水平金属间隔物层68可由相同或不同形式的金属或金属合金所制成，而其在某些实施例中可以是铜、铝铜合金、镍、Ni-Co、或钨。在一可能的例示实施例中，水平金属间隔物层68可以是由铝铜合金所制成，而金属垂直探针尖通道64可以由钨所制成。在其他可能的实施例中，金属垂直探针尖通道64与水平金属间隔物层68可以是由相同于形成在硅薄膜30中的金属通道3 1的金属所制成，以有助于根据目前半导体制造机台所用的金属的形式进行制造，且防止不同的热膨胀与电流活动(galvanic activity)。因此，本发明并不受限于可以选择的物质及其组合的形式。在一较佳实施例中，可将一铼的接触层66镀在或溅镀在最低的水平金属间隔物层68的外侧底面，以加强其抗蚀性。接触层66形成一活性的接触表面而与受测装置上的电性接触垫媒合。
请参考图6A与图6B，针对使用传统的微机电系统或晶片工艺技术来形成阵列式的探针尖63的一例示的方法进行说明。以此处所叙述的手法来形成硅薄膜30，其较好为具有高台(plateaus)37，如图7所示。可通过溅镀或任何其他适当的传统的沉积技术，将一第一水平金属间隔物层68沉积于高台37上。如图所示，第一水平金属间隔物层68是与硅薄膜30中的金属通道31(图7中具有宽度Wv)形成一导电路径。然后使用沉积、或其他方法，将用于阵列式的探针尖63的一第一硅基底65形成于第一水平金属间隔物层68上，硅基底65在某些实施例中可以是氧化硅。接下来，通过干蚀刻或其他方法，将用以形成金属垂直探针尖通道64的多个孔洞或凹部形成于硅基底65(请参考例如图6B)中。然后，通过任何适当的手法，将用于金属垂直探针尖通道64的金属沉积于准备于硅基底65中的孔洞内，以形成金属垂直探针尖通道64。可通过化学机械研磨(chemical mechanical polishing；CMP)或其他适当的技术，将置于第一硅基底65的暴露表面上的形成金属垂直探针尖通道64时的任何溢出的金属物质移除。接下来，可将一第二水平金属间隔物层68形成于第一硅基底65上，而如图所示，将硅基底65夹在第一与第二水平金属间隔物层68之间。如果已形成所要的探针尖直径DT3与高度Ht(请参考图7)，上述工艺就可以在此结束。如果需要一较高和/或小的探针尖直径，可视需求以先前所叙述的形式，形成后续数层的水平金属间隔物层68与探针尖硅基底65。在一较佳实施例中，其显示为了强度与减少接触垫尺寸而具有一阶梯形状的一阵列式的探针尖63，可以前述的形式形成至少一层额外的第二硅基底65与其后的一第三水平金属间隔物层68。在某些实施例中，第三水平金属间隔物层68是形成一电性连接到受测装置上的接触垫，在第三水平金属间隔物层68镀上或溅镀上铼，以形成一接触层66。在其他实施例中，视水平金属间隔物层68所选择的金属的抗蚀性与导电性而定，可以省略接触层66。
图7是显示具有阵列式的探针尖63的一探针卡10的另一个例示的实施例。图7所示的探针卡是从图4所示的位置倒转。请参考图7，可将阵列式的探针尖63置于形成于硅薄膜30的下表面35的高台37上，以将阵列式的探针尖63从表面向外突出得更远，以与硅晶片50上的受测装置51的接点52(请参考例如图8)形成内连线。高台37是用于完全支撑阵列式的探针尖63以避免其随着反复的使用而受损，并避免尖端的未共平面，而如果需要仍可给予探针尖一个较长的范围。既然在一较佳实施例中是使用传统的半导体晶片制造技术来形成硅薄膜30，当制造硅薄膜30的同时，可以立即、有效地形成高台37。根据应用上的需求，高台37可具有任何适当的高度。在不对本发明构成限制的一代表性的实施例中，高台37的高度H可以是约30至60微米，其宽度Wp为约40～50微米。在不对本发明构成限制的一代表性的实施例中，阵列式的探针尖63可具有一微细的间距Ptip，其为约20至50微米。然而，是应用上的需求而定，也可使用较小或较大的间距Ptip。在一代表性的实施例中，阵列式的探针尖63的与芯片电性接点或连接垫接触的部分，可具有一代表性的尖端直径DT3，其并不限于10至12微米的范围。然而，根据硅晶片50上的受测装置51的接点52的对应间距，也可使用小于或大于此范围的其他探针尖直径或宽度(如果阵列式的探针尖63不是圆形)。形成于硅薄膜30中而围绕高台37的沟槽38可具有一代表性的宽度WG，而在某些实施例中其不限于10微米。
根据本发明的另一观点，其是提供一探针卡10，其适用于高频已知良品芯片(known good die；KGD)的晶片级最终测试。迄今，已知良品芯片的测试通常是施行于晶片切割后的单独的芯片。公知的探针卡无法适用于高频测试，因为相对较长的针式或指状探针、以及自动测试机器的测试电路系统与探针尖端之间具有较长的距离。例如，图1B所示的针式探针的长度通常为5mm(5000微米)，仅可施行1GHz左右的测试，此测试与相关的电路系统需要紧密地连接至探针尖(与受测装置51，请参考图8)。以符合高频最终测试的50ohm的规格。既然包含探针及其内结构的探针卡10的那一部分是通过传统的晶片工艺技术而形成于一硅薄膜30(取代传统已知的探针卡的陶瓷部分)中，因此在制造硅薄膜30的过程中，可以有利于将施行高频已知良品芯片测试所需要的晶片测试电路系统与相关的构件并入硅薄膜30。因此，上述测试构件与电路系统可以紧密地连接至探针尖与需要作已知良品芯片测试的受测装置。在某些代表性的实施例中，例如在硅薄膜30内的金属通道31的长度可约为200微米而可施行10GHz的较高频率的测试，与公知的针状探针形成对比。
图8是显示一探针卡的一实施例，其具体实现适用于切割前的晶片级已知良品芯片测试的紧密连接的高频最终测试电路系统与构件。为了符合测试的50ohm的规格，可将阻抗控制结构90纳入硅薄膜30中，以控制导线的阻抗。可纳入、所需求的阻抗控制结构的形式，是可以让IC构件的高频测试的技术领域中普通技术人员可以立即作出判定。除了此处先前参考图3与图4所叙述的晶片级封装构件与金属通道31之外，可以提供由金属导体所填充的沟槽92，如同用于传统的半导体晶片制造工艺中的用途，其用以形成所需及所示的硅薄膜30内的图形化的电性内连线结构，来电性连接各种构件。
另外，根据图8所示的实施例，本发明的一探针卡10可在硅薄膜30的下表面35上的测试用金属探针60与硅薄膜30的上表面34上的软焊料球状物33(或凸块)(例如为接点)，具有不同的间距。在所示的一可能的实施例中，测试用金属探针60可具有一微细的间距PT(例如为尖端之间的距离)，以在测试时与硅晶片50中对应的受测装置51的接点52媒合，而球栅阵列36中的软焊料球状物33可具有一较大的间距PB(例如为球状物之间的距离)，以与印刷电路板20上的间隔较宽的对应的电性接点或连接垫24(请参考图3与图4)媒合。其优点在于可以依据应用上的需求，提供任何的探针尖或是软焊料球状物的间距与图形的任意组合。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定的范围为准。

Claims (14)

1.一种探针卡，适用于同时对多个半导体装置进行晶片级测试，该探针卡包含：
一电路板，具有晶片级测试电路系统；
一基底；
多个金属探针，至少部分位于该基底中，以与一受测晶片中的多个对应的电性接点接合；以及
一可压缩的底胶，连接该基底与该电路板。
2.如权利要求1所述的探针卡，其中所述多个探针的实质上整个长度都受到支撑。
3.如权利要求1所述的探针卡，其中该基底为一至少部分可挠性的硅薄膜。
4.如权利要求1所述的探针卡，其中每个所述多个探针具有一探针尖，其置于一金属通道上，该金属通道是形成于该基底中、且该金属通道的延伸是至少部分穿透该基底，以经由该基底传送电性测试信号。
5.如权利要求1所述的探针卡，还包含置于该基底的一上表面的一球栅阵列与多个重布导体，其电性连接所述多个探针与所述多个对应的电性接点。
6.如权利要求1所述的探针卡，其中该基底具有多个高台，其形成于该基底的一下表面上，且所述多个探针的延伸是至少部分穿透所述多个高台。
7.如权利要求1所述的探针卡，还包含一有源式测试控制电路系统，其嵌于该基底中，以实施晶片级高频测试。
8.如权利要求1所述的探针卡，其中该探针具有一探针尖，该探针尖在截面具有多层结构，该多层结构具有至少一硅层与一金属层，其中多个金属通道散布于该硅层中，该金属层是置于该硅层的任一面。
9.一种探针卡，适用于同时对多个半导体装置进行晶片级测试，该探针卡包含：
一电路板，具有晶片级测试电路系统；
部分可挠性的一薄膜；
多个金属探针，为该薄膜所支撑，每个所述多个探针具有一填入金属的通道与一探针尖，该探针尖连接该通道并从该薄膜的一下表面向外延伸，以与一受测晶片中的一对应的电性接点接合；以及
一可压缩的底胶，连接该薄膜与该电路板，其中该薄膜与该电路板吸收至少部分的接触应力，该接触应力是来自将该受测晶片与该探针卡接合，以实施晶片级测试。
10.如权利要求9所述的探针卡，还包含置于该薄膜的一上表面的一球栅阵列与多个重布导体，其电性连接所述多个探针与所述多个对应的电性接点。
11.如权利要求9所述的探针卡，还包含一有源式测试控制电路系统，其嵌于该薄膜中，以实施晶片级高频测试。
12.一种探针卡的组装方法，适用于实施半导体装置的晶片级测试，该方法包含：
支撑一硅薄膜的一第一表面，该硅薄膜具有多个测试用金属探针；
将一可压缩的底胶涂于该硅薄膜的与该第一表面对立的一第二表面；
将该硅薄膜与一电路板对准，该电路板具有一测试电路系统；
对该硅薄膜及具有该底胶的第一表面施压，使其靠在该电路板；以及
以紫外线熟化该底胶。
13.如权利要求12所述的探针卡的组装方法，还包含将多个软焊料球状物沉积于形成于该硅薄膜的该第二表面上的多个重布导体，以形成一球栅阵列来电性连接所述多个测试用金属探针与该电路板。
14.如权利要求12所述的探针卡的组装方法，还包含对所述多个软焊料球状物进行回焊，以将其焊接于该电路板上的对应接点。
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