CN1809924A - 用于测量缝合掩模未对准的偏移量相关电阻器 - Google Patents

用于测量缝合掩模未对准的偏移量相关电阻器 Download PDF

Info

Publication number
CN1809924A
CN1809924A CNA2004800175316A CN200480017531A CN1809924A CN 1809924 A CN1809924 A CN 1809924A CN A2004800175316 A CNA2004800175316 A CN A2004800175316A CN 200480017531 A CN200480017531 A CN 200480017531A CN 1809924 A CN1809924 A CN 1809924A
Authority
CN
China
Prior art keywords
resistance value
resistor structures
dependant resistor
offset
offset dependant
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800175316A
Other languages
English (en)
Other versions
CN100477203C (zh
Inventor
J·M·阿马托
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN1809924A publication Critical patent/CN1809924A/zh
Application granted granted Critical
Publication of CN100477203C publication Critical patent/CN100477203C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Measurement Of Resistance Or Impedance (AREA)
  • Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)

Abstract

一种用于识别集成电路制造工艺中的缝合电路重叠区中的未对准的系统和方法。该方法包括：采用参考掩模形成第一电路，其中第一电路在重叠区包括偏移量相关电阻器结构的第一部分；采用第二掩模形成第二电路，其中第二电路在重叠区包括偏移量相关电阻器结构的第二部分，其中偏移量相关电阻器结构包括将该偏移量相关电阻器结构的第一部分和第二部分相互连接的多个小块；测量偏移量相关电阻器结构两端的电阻值；以及基于所测量的电阻值确定未对准的量。

Description

用于测量缝合掩模未对准的偏移量相关电阻器
技术领域
本发明涉及测量半导体制造工艺中缝合掩模的未对准，并且更具体的涉及一种灵敏度增强的匹配的偏移量相关电阻器结构，用于电气测量蚀刻互连层的缝合掩模的不定向未对准。
背景技术
大多数半导体器件采用多个材料层构造。通过对每层添加或者去掉所选择的部分来形成图案以形成电路部件，这些电路部件将最终形成完整的集成电路。例如光刻法的所公知的形成图案工艺，限定了电路部件的尺寸，其中该电路部件采用选择性阻断光源的掩模。
随着集成电路复杂性增加，电路的数量和大小变得越来越大，通常要消耗掉整个晶片。在晶片规模集成(WSI)中，标准掩模的刻线通常太小而不能露出整个晶片。在这些情况下，在制造中必须对单层使用多个掩模。特别是，由第一掩模形成的电路与由第二掩模形成的电路一起在重叠区进行“缝合”。缝合中的未对准可带来有害影响，并且因此希望知道它们何时出现。
用于识别未对准的现有方法包括采用扫描显微镜来观察该器件。由于器件必须进行蚀刻以露出缝合区，并且然后进行小心的观察以识别任何未对准，因此这种方法是耗时的并且成本高。因此，需要一种简化的工艺，用于识别缝合电路中的未对准。
发明内容
通过提供一组由每个参考掩模和第二掩模部分地形成的偏移量相关电阻器结构，本发明解决了上述问题以及其它问题。当出现偏移量时这些电阻值将从理想值变化并且当没有偏移量存在时这些电阻值等于理想值。对于每个电阻器结构，检测被隔离到单个轴上，并且该结构可在紧凑的设计中重复从而使用简便并且对未对准的灵敏度增强。
在第一方面，本发明提供一种识别集成电路制造工艺中缝合电路的重叠区中的未对准的方法，包括：采用参考掩模形成第一电路，其中第一电路包括重叠区中的偏移量相关电阻器结构的第一部分；采用第二掩模形成第二电路，其中第二电路包括重叠区中的偏移量相关电阻器结构的第二部分，其中偏移量相关电阻器结构包括多个小块，该多个小块将偏移量相关电阻器结构的第一部分和第二部分相互连接；测量该偏移量相关电阻器结构两端的电阻值；以及基于所测量的电阻值确定未对准量。
在第二方面，本发明提供一种偏移量相关电阻器结构，用于识别集成电路缝合部分的重叠区中的未对准，包括：采用参考掩模形成在重叠区中的偏移量相关电阻器结构的第一部分；采用第二掩模叠加到重叠区中的第一部分上的偏移量相关电阻器结构的第二部分；以及多个小块，多个小块将偏移量相关电阻器结构的第一部分和第二部分相互连接以形成单个电气路径，其中该单个电气路径的电阻值取决于将偏移量相关电阻器结构的第一部分和第二部分相互连接的小块的长度。
在第三方面，本发明提供一种用于测量集成电路的缝合部分的重叠区中的未对准的系统，包括：一种偏移量相关电阻器结构，该偏移量相关电阻器结构包括：采用参考掩模形成在重叠区中的第一部分；采用第二掩模叠加到重叠区中的第一部分上的第二部分；以及定位在第一单方向的多个小块，多个小块将第一部分和第二部分相互连接以形成单个电气路径，其中该单个电气路径的电阻值取决于将第一部分和第二部分相互连接的小块的长度；以及用于测量单个电气路径两端的电阻值的系统。
在第四方面，本发明提供一种识别集成电路制造工艺中缝合电路的重叠区中的未对准的方法，包括：采用参考掩模形成第一电路，其中第一电路在重叠区中包括第一个偏移量相关电阻器结构的第一部分以及第二个偏移量相关电阻器结构的第一部分；采用第二掩模形成第二电路，其中第二电路在重叠区中包括第一个偏移量相关电阻器结构的第二部分以及第二个偏移量相关电阻器结构的第二部分，其中第一个偏移量相关电阻器结构包括多个第一小块，该多个第一小块将第一个偏移量相关电阻器结构的第一部分和第二部分相互连接，其中第二个偏移量相关电阻器结构包括多个第二小块，该多个第二小块将第二个偏移量相关电阻器结构的第一部分和第二部分相互连接，并且其中第一小块和第二小块定位在单方向上；测量第一个和第二个偏移量相关电阻器结构两端的电阻值；以及基于所测量的电阻值确定未对准的量。
附图说明
从下面结合附图进行的本发明各方面的详细描述中，本发明的这些和其它特点将变得更加容易理解。其中：
图1描述了根据本发明的集成电路芯片的重叠区。
图2A描述了根据本发明的由第一掩模形成的偏移量相关电阻器结构的第一部分。
图2B描述了根据本发明的由第二掩模形成的偏移量相关电阻器结构的第二部分。
图3描述了没有偏移量叠加的图2A和图2B的第一和第二部分。
图4描述了具有正偏量叠加的图2A和图2B的第一和第二部分。
图5描述了具有负偏量叠加的图2A和图2B的第一和第二部分。
图6A描述了根据本发明的由第一掩模形成的第二个偏移量相关电阻器结构的第一部分。
图6B描述了根据本发明的由第二掩模形成的第二个偏移量相关电阻器结构的第二部分。
图7示出了没有偏移量叠加的图6A和图6B的第一和第二部分。
图8描述了具有正偏量叠加的图6A和图6B的第一和第二部分。
图9描述了具有负偏量叠加的图6A和图6B的第一和第二部分。
具体实施方式
参考附图，图1描述了集成电路芯片的重叠区10的一部分。在重叠区10中，第一组电路部件可采用参考掩模形成，并且第二组电阻部件可采用第二掩模(为示出)形成。因此，两者中的某些电路部件必须“缝合”到一起以集成由参考掩模和第二掩模敷设(laid down)的电路。在该代表性实施例中，采用四个偏移量相关电阻器结构12a，12b，14a和14b来确定电路之间的未对准。
采用第一实施例(下面将对于图2-5进行更详细的描述)实现结构12a和12b，结构12a和12b包括由初始掩模形成的第一部分24以及由第二掩模形成的第二部分26。当第二部分26向第一部分24未对准时(即由方向箭头所示的正未对准)结构12a和12b提供增加的电阻值。
采用第二实施例(下面将对于图6-9进行更详细的描述)实现结构14a和14b，结构14a和14b包括由初始掩模形成的第一部分20以及由第二掩模形成的第二部分22。当第二部分22离开第一部分20未对准时(即由方向箭头所示的负未对准)结构14a和14b提供增加的电阻值。
因此，结构12a和14a测量上下方向上的未对准，而结构12b和14b测量左右方向上的未对准。我们应该知道尽管图1的代表性实施例描述了四个偏移量相关电阻器结构的使用，本发明也可采用少到一个结构或者与希望相同多的结构来实现。每个结构12a，12b，14a和14b包括测试垫片28，30(或者任何其它连接结构)用于测量电阻值。在一个代表性实施例中，可采用具有探针13的测试系统11来测量电阻值，将其与代表零未对准的理想值进行比较，并且计算出未对准。在可替换实施例中，结构12a，12b，14a和14b可连接到板上电路，其例如采用运算放大器来捕获和报告电阻值和/或未对准量。
现在参考图2A，2B和3-5，示出第一种偏移量相关电阻器结构12(即图1的12a和12b)的进一步描述。图2A描述了由参考掩模形成的结构12的第一部分24，并且图2B描述了由第二掩模形成的结构12的第二部分26。第一部分24包括一对开口矩形结构32，每个具有两个接口点34。第一部分还包括一对测试垫片28和30。第二部分26包括三个具有四个接口小块42的子结构36，38和40。
图3-5描述了第二部分26叠加到第一部分24上的偏移量相关电阻器结构12的三种情况。如图所示，当敷设两部分的子结构时，在测试垫片之间形成单个电气路径。该结构包括连接两个部分的四个小块42。由于子结构的这种设计，向上或者向下未对准或者偏移将要求所要使用的每个小块42或多或少，结果导致电气路径更长或更短。众所周知，路径越长，电阻值越大。因此，通过测量路径的电阻值，可确定相对的垂直未对准的量。
更具体的是，当第二部分26向着第一部分24未对准时(正未对准)出现电阻值的相对增加，并且当第二部分26背离第一部分未对准时(负未对准)出现电阻值的相对减小。图3中描述的情形描述了没有未对准出现的理想情况。即，在第一部分的子结构34和第二部分的子结构36，38和42之间的接口小块42的露出长度与“理想”长度匹配。
图4描述了其中第二部分26向上并且向第一部分24的右侧未对准的情况。如图所示，小块42的露出长度相对图3的理想长度增加。在这种情况下，电气路径更长，并且因此图4中的结构12将具有比图3的结构12更大的电阻值。
图5描述了其中第二部分26向下并且向第一部分24的左侧未对准的情况。如图所示，小块42的露出长度相对图3的理想长度减小。在这种情况下，电气路径更短，并且因此图4中的结构12具有比图3的结构更小的电阻值。
通过提供沿着路径包括多个接口小块42的偏移量电阻器结构而实现增加的灵敏度。在这个实施例中，采用四个小块42，当出现垂直未对准时每个小块42增加或者减小路径的全长。因此，结构的灵敏度以四倍增加。应该知道，结构12测量单方向上(例如，垂直方向)的未对准。为了识别第二方向(例如，水平方向)上的未对准，可使用第二结构12，除了其应该定位在希望方向上，例如，垂直于第一方向的方向，如图1所示(见，12a和12b)。
图6-9描述了偏移量相关电阻器结构14(即，图1的结构14a和14b)的第二实现方式。在该实施例中，由参考掩模形成的第一部分20示于图6A并且包括一对测试垫片和三个子结构44，46和48。由第二掩模形成的第二部分22包括一对E形子结构50。每个E形子结构50包括一对小块52。图7-9描述了其中第二部分22已经叠加到第一部分20上的三种情况。图7描述了其中每个小块52的露出部分是理想长度的零偏移量情形。图8描述了其中第二部分22相对第一部分20向上并且向右未对准的情形。在这种情况下，每个小块52的露出部分相对理想情况更小，由此形成了相对较低的电阻值。图9描述了其中第二部分22相对第一部分20向下并且向左未对准的情形。在这种情况下，每个小块52的露出部分相对理想情况更大，由此形成相对较大的电阻值。
类似于偏移量相关电阻器结构12，偏移量相关电阻器结构14包括四个小块以提供增加的灵敏度。然而，图6-9中示出的结构14与图2-5中示出的偏移量相关电阻器结构12的不同之处在于当第二部分22朝向第一部分20未对准(正未对准)时结构14产生相对较低的电阻值，并且当第二部分22背离第一部分20未对准(负未对准)时产生相对较高的电阻值。
然而应该注意到图3和7所示的理想情形中，结构12和14电气等效，即，它们具有相同的电阻值。特别是，两个理想结构都具有相同数量的匝数以及相同的路径全长。因此，当正偏量出现时，结构12的电阻值的增加量与结构14的电阻值减少量相同。显然，子结构的整体设置可进行变化以产生同样的结果，并且这种变化同样落入了本发明的范围内。
为了演示和描述已经示出了本发明的优选实施例的上述说明。其并不旨在穷举或者将本发明限制到所披露的精确形式，并且很明显的是可以根据上述启示进行各种修正和变形。对于本领域技术人员来说显而易见的这种修正和变形旨在包括在由所附权利要求限定的本发明的范围内。

Claims (25)

1、一种用于识别集成电路制造工艺中的缝合电路重叠区的未对准的方法，包括：
采用参考掩模形成第一电路，其中第一电路在重叠区包括偏移量相关电阻器结构的第一部分；
采用第二掩模形成第二电路，其中第二电路在重叠区包括该偏移量相关电阻器结构的第二部分，其中该偏移量相关电阻器结构包括多个小块，该多个小块将该偏移量相关电阻器结构的第一部分和第二部分相互连接；
测量该偏移量相关电阻器结构两端的电阻值；以及
基于所测量的电阻值确定未对准量。
2、权利要求1的方法，其中：
偏移量相关电阻器结构的上述部分中的一部分包括一对开口矩形结构，每个矩形结构具有两个开口端点；以及
该偏移量相关电阻器结构的另一部分包括三个子结构，当第一部分和第二部分叠加时该三个子结构与矩形结构的开口端点相互连接以形成单个电气路径。
3、权利要求2的方法，其中该偏移量相关电阻器结构的上述部分中的一部分包括一对测试垫片。
4、权利要求2的方法，其中该偏移量相关电阻器结构的第一部分和第二部分通过四个小块相互连接，其中每个小块定位在单方向上。
5、权利要求4的方法，其中：
在单方向上的零未对准导致每个小块具有第一长度；
单方向上的正未对准导致每个小块具有第二长度，该第二长度大于第一长度；以及
单方向上的负未对准导致每个小块具有第三长度，该第三长度小于第一长度。
6、权利要求5的方法，其中：
零未对准导致沿着单个电气路径具有第一电阻值；
正未对准导致沿着单个电气路径具有第二电阻值，该第二电阻值大于第一电阻值；以及
负未对准导致沿着单个电气路径具有第三电阻值，该第三电阻值小于第一电阻值。
7、权利要求6的方法，其中基于所测量的电阻值确定未对准的量的步骤包括将所测量的电阻值与表示零未对准情形的已知电阻值进行比较的步骤。
8、权利要求1的方法，其中：
该偏移量相关电阻器结构的上述部分中的一部分包括一对开口E形子结构，每个E形子结构具有两个开口端点；以及
该偏移量相关电阻器结构的另一部分包括三个子结构，当两部分叠加时三个子结构与E形子结构的开口端点相互连接以形成单个电气路径。
9、权利要求8的方法，其中该偏移量相关电阻器结构的上述部分中的一部分包括一对测试垫片。
10、权利要求8的方法，其中该偏移量相关电阻器结构的第一部分和第二部分通过四个小块相互连接，其中每个小块定位在单方向上。
11、权利要求10的方法，其中：
在单方向上的零未对准导致每个小块具有第一长度；
单方向上的正未对准导致每个小块具有第二长度，该第二长度小于第一长度；以及
单方向上的负未对准导致每个小块具有第三长度，该第三长度大于第一长度。
12、权利要求11的方法，其中：
零未对准导致沿着单个电气路径具有第一电阻值；
正未对准导致沿着单个电气路径具有第二电阻值，该第二电阻值小于第一电阻值；以及
负未对准导致沿着单个电气路径具有第三电阻值，该第三电阻值大于第一电阻值。
13、权利要求12的方法，其中基于所测量的电阻值确定未对准的量的步骤包括将所测量的电阻值与未零未对准情形的确定的已知电阻值进行比较的步骤。
14、一种偏移量相关电阻器结构，用于识别集成电路缝合部分的重叠区中的未对准，包括：
采用参考掩模在重叠区中形成的偏移量相关电阻器结构的第一部分；
采用第二掩模在重叠区中叠加到第一部分上的偏移量相关电阻器结构的第二部分；以及
多个小块，该多个小块将该偏移量相关电阻器结构的第一部分和第二部分相互连接以形成单个电气路径，其中单个电气路径的电阻值取决于将该偏移量相关电阻器结构的第一部分和第二部分相互连接的小块长度。
15、权利要求14的偏移量相关电阻器结构，还包括位于单个电气路径端部的一对测试垫片。
16、权利要求14的偏移量相关电阻器结构，其中：
该偏移量相关电阻器结构的第一部分包括一对开口矩形子结构，每个矩形子结构具有两个开口端点；以及
该偏移量相关电阻器结构的第二部分包括三个子结构，这三个子结构与开口矩形子结构的开口端点相互连接以形成单个电气路径。
17、权利要求14的偏移量相关电阻器结构，其中：
该偏移量相关电阻器结构的第一部分包括一对开口E形子结构，每个E形子结构具有两个开口端点；以及
该偏移量相关电阻器结构的第二部分包括三个子结构，这三个子结构与E形子结构的开口端点相互连接以形成单个电气路径。
18、权利要求14的偏移量相关电阻器结构，其中该偏移量相关电阻器结构的第一部分和第二部分通过四个小块相互连接，其中每个小块在单方向上定位。
19、一种用于测量集成电路缝合部分的重叠区中的未对准的系统，包括：
一种偏移量相关电阻器结构，包括：
采用参考掩模在重叠区中形成的第一部分，
采用第二掩模形成并且在重叠区中叠加到第一部分上的第二部分；以及
定位在第一单方向上的多个小块，该多个小块将第一部分和第二部分相互连接以形成单个电气路径，其中单个电气路径的电阻值取决于将第一部分和第二部分相互连接的小块长度，以及
用于测量单个电气路径两端的电阻值的系统。
20、权利要求19的系统，其中用于测量电阻值的系统包括位于单个电气路径端部的一对测试垫片以及一对探针。
21、权利要求19的系统，还包括第二偏移量相关电阻器结构，包括：
采用参考掩模在重叠区中形成的第一部分，
采用第二掩模在重叠区中形成的第二部分，以及
定位在第二单方向上的多个第二小块，该多个第二小块将第一部分和第二部分相互连接以形成单个电气路径，其中第二单方向垂直于第一单方向。
22、一种用于识别集成电路制造工艺中缝合电路重叠区中的未对准的方法，包括：
采用参考掩模形成第一电路，其中第一电路在重叠区包括第一偏移量相关电阻器结构的第一部分以及第二偏移量相关电阻器结构的第一部分；
采用第二掩模形成第二电路，其中第二电路在重叠区包括第一偏移量相关电阻器结构的第二部分以及第二偏移量相关电阻器结构的第二部分，其中第一偏移量相关电阻器结构包括多个第一小块，该多个第一小块将第一偏移量相关电阻器结构的第一部分和第二部分相互连接，其中第二偏移量相关电阻器结构包括多个第二小块，该多个第二小块将第二偏移量相关电阻器结构的第一部分和第二部分相互连接，并且其中第一和第二小块定位在单方向上；
测量第一和第二偏移量相关电阻器结构的电阻值；以及
基于所测量的电阻值确定未对准的量。
23、权利要求22的方法，其中：
单方向上的零未对准导致所有的第一和第二小块基本上等于第一长度；并且
单方向的非零未对准导致第一小块的长度小于第一长度并且第二小块的长度大于第一长度。
24、权利要求22的方法，其中单方向的零未对准导致第一和第二偏移量相关电阻器结构具有相同的电阻值。
25、权利要求22的方法，其中单方向的非零未对准导致第二偏移量相关电阻器结构具有基本上是第一偏移量相关电阻器结构的电阻值的负值的电阻值。
CNB2004800175316A 2003-06-25 2004-06-25 用于测量缝合掩模未对准的偏移量相关电阻器 Expired - Fee Related CN100477203C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US48227803P 2003-06-25 2003-06-25
US60/482,278 2003-06-25

Publications (2)

Publication Number Publication Date
CN1809924A true CN1809924A (zh) 2006-07-26
CN100477203C CN100477203C (zh) 2009-04-08

Family

ID=33563843

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800175316A Expired - Fee Related CN100477203C (zh) 2003-06-25 2004-06-25 用于测量缝合掩模未对准的偏移量相关电阻器

Country Status (7)

Country Link
US (1) US7538443B2 (zh)
EP (1) EP1642337B1 (zh)
JP (1) JP2007526497A (zh)
CN (1) CN100477203C (zh)
AT (1) ATE356437T1 (zh)
DE (1) DE602004005200T2 (zh)
WO (1) WO2005004238A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105241367A (zh) * 2015-10-26 2016-01-13 上海华力微电子有限公司 一种缝合工艺对准精度的检测方法及结构
CN110058486A (zh) * 2019-03-26 2019-07-26 云谷（固安）科技有限公司 掩膜板组件及掩膜板组件拼接精度的检测方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007142980A2 (en) * 2006-06-02 2007-12-13 Wms Gaming Inc. Handheld wagering system and wagering methods thereupon
GB2533967B (en) * 2015-01-12 2021-08-25 Advanced Risc Mach Ltd Adapting the usage configuration of integrated circuit input-output pads
US10930571B2 (en) 2019-02-01 2021-02-23 Samsung Electronics Co., Ltd. Test structure and evaluation method for semiconductor photo overlay

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3808527A (en) 1973-06-28 1974-04-30 Ibm Alignment determining system
JP3552077B2 (ja) * 1996-07-26 2004-08-11 ソニー株式会社 合わせずれ測定方法及び合わせずれ測定パターン
US5898228A (en) 1997-10-03 1999-04-27 Lsi Logic Corporation On-chip misalignment indication
US5998226A (en) 1998-04-02 1999-12-07 Lsi Logic Corporation Method and system for alignment of openings in semiconductor fabrication
US6305905B1 (en) * 1999-05-05 2001-10-23 United Technologies Corporation Bolted-on propeller blade
US6305095B1 (en) 2000-02-25 2001-10-23 Xilinx, Inc. Methods and circuits for mask-alignment detection
US6393714B1 (en) 2000-02-25 2002-05-28 Xilinx, Inc. Resistor arrays for mask-alignment detection
US6323097B1 (en) 2000-06-09 2001-11-27 Taiwan Semiconductor Manufacturing Company Electrical overlay/spacing monitor method using a ladder resistor

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105241367A (zh) * 2015-10-26 2016-01-13 上海华力微电子有限公司 一种缝合工艺对准精度的检测方法及结构
CN110058486A (zh) * 2019-03-26 2019-07-26 云谷（固安）科技有限公司 掩膜板组件及掩膜板组件拼接精度的检测方法
CN110058486B (zh) * 2019-03-26 2022-06-28 云谷（固安）科技有限公司 掩膜板组件及掩膜板组件拼接精度的检测方法

Also Published As

Publication number Publication date
US20070030335A1 (en) 2007-02-08
JP2007526497A (ja) 2007-09-13
EP1642337B1 (en) 2007-03-07
WO2005004238A2 (en) 2005-01-13
CN100477203C (zh) 2009-04-08
ATE356437T1 (de) 2007-03-15
DE602004005200T2 (de) 2007-11-15
EP1642337A2 (en) 2006-04-05
US7538443B2 (en) 2009-05-26
DE602004005200D1 (de) 2007-04-19
WO2005004238A3 (en) 2005-07-07

Similar Documents

Publication Publication Date Title
EP0370834B1 (en) Method of manufacturing a semiconductor device
CN102087488B (zh) 具有对准标记的装置及用于制作半导体组件的方法
DE2421111A1 (de) Anordnung und verfahren zum feststellen und messen der ausrichtung oder fehlausrichtung zwischen zwei gegenstaenden
US7405025B2 (en) Reticle and method of fabricating semiconductor device
CN1223898C (zh) 光掩模的制造方法和使用该光掩模的半导体装置制造方法
US20090009196A1 (en) Analogue measurement of alignment between layers of a semiconductor device
CN1809924A (zh) 用于测量缝合掩模未对准的偏移量相关电阻器
JP3552077B2 (ja) 合わせずれ測定方法及び合わせずれ測定パターン
US7217581B2 (en) Misalignment test structure and method thereof
JP2718380B2 (ja) 半導体装置の電気特性検査パターン及び検査方法
EP1128215A2 (en) Alignment mark set and method of measuring alignment accuracy
CN118156253A (zh) 半导体测试结构及半导体测试方法
CN111524874B (zh) 半导体光刻套准的测试结构和评估方法
CN1723419A (zh) 用于电测量缝合掩膜的单向未对准的电阻结构
US7868629B2 (en) Proportional variable resistor structures to electrically measure mask misalignment
EP0685881A1 (en) Linewidth control apparatus and method
CN1191503C (zh) 测量光罩布局修正所引起桥接的方法与装置
JP2010114130A (ja) 半導体装置及びその製造方法
JP3092495B2 (ja) 目合わせ方法及び目合わせ位置検査方法
CN1471148A (zh) 栅极结构与主动区的重叠偏移量的测量方法
KR100546336B1 (ko) 복수의 교점을 가지는 오버레이 키 및 이를 이용한오버레이 측정 방법
JPH09260443A (ja) 半導体装置及びそのテスト方法
CN117950264A (zh) 掩模板及其组件、半导体结构及其形成方法和量测方法
US6372626B1 (en) Method of reducing step heights in integrated circuits by using dummy conductive lines, and integrated circuits fabricated thereby
CN118348755A (zh) 一种光刻拼接偏移量测量结构及其形成方法、光刻拼接偏移量测量方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NXP CO., LTD.

Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V.

Effective date: 20070810

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20070810

Address after: Holland Ian Deho Finn

Applicant after: Koninkl Philips Electronics NV

Address before: Holland Ian Deho Finn

Applicant before: Koninklijke Philips Electronics N.V.

C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090408

Termination date: 20120625