CN1806476B - 电子部件的制造方法和电子部件 - Google Patents

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Abstract

本发明是一种在覆盖下层布线的绝缘部件的上侧表面使由上述下层布线连接的导体部露出的电子部件的制造方法。在该方法中,在绝缘部件的上侧表面形成供电膜之后,从该供电膜侧形成将下层布线作为底部的开口部。然后,将供电膜作为电极从开口部使金属电镀从上述供电膜的缘端部生长,使与下层布线密接的金属电镀填充到上述开口部而形成导体部。

Description

电子部件的制造方法和电子部件
技术领域
本发明涉及在芯材上依次叠层布线层的电子部件的制造方法和电子部件,具体是涉及适于在上述布线层中形成构成层间连接的导电体的电子部件的制造方法和电子部件。
背景技术
以往人们已经知道设计成通过在芯材的表面依次叠层布线层并进行这些叠层的布线层间的连接来形成立体的布线结构的电子部件。
此外,已提出·公开了各种用于在上述布线层中形成构成层间连接的导体部的制造方法。图8A~8D是表示电子部件的现有的布线层的制造过程的工序说明图。
如图8A所示,在构成电子部件的布线层中,具有:由具有一定厚度的绝缘材料构成的基材1、以及在该基材1的背面和该基材的内部形成的下层布线2。
为了在由这样的方式构成的布线层的表面侧形成导体部3和上层布线4(都参看图10C),首先,将成为保护膜的干膜6粘贴到整个面地形成有铜箔5的上述布线层1的表面侧。然后,在将该干膜6粘贴到基材1上之后,如图8B所示,对于上述干膜6进行曝光和显影处理而在上述导体部3的形成区域上形成开口部7。然后,如图8C所示,利用不同的蚀刻除去在上述开口部7的底面上露出的铜箔而使基材1露出,并且对于该露出的基材1的表面施行喷砂(blast)处理,从而使位于上述基材1的下方的下层布线2露出。图8D表示利用喷砂处理使下层布线2在开口部7的底面露出的状态。
然而,在上述现有例中,虽然设计成利用喷砂处理进行对于基材1的孔加工,但并不限于该方法,也可以设计成使用其它方法。
图9A和图9B是表示使用激光加工形成开口部的步骤的工序说明图。此外,图9A表示激光加工前的布线层的状态,进行该布线层的加工的激光加工机(未图示)被配置在该布线层的上方。
并且,通过使用激光加工机所具备的定位机构,使激光照射部移动到开口部7的形成预定位置上,单个地进行铜箔5和基材1的开孔加工。图9B表示利用激光加工形成开口部7之后的状态。
另外,通常对上述的铜箔5的加工使用YAG激光器(yttriumaluminum garnet laser),此外,对由绝缘树脂构成的基材1的加工使用二氧化碳气体激光器。并且,从提高加工效率的观点出发,只要设计成这些不同的激光器安装在相同的定位机构上来进行(铜箔5和基材1的)连续加工即可。此外,也可以代替YAG激光器而只对铜箔用蚀刻进行图形化(形成图形)。
在这样地在布线层的表面形成下层布线2露出的开口部7之后,使金属材料填充到该开口部7而形成导体部3。
图10A、10B和10C是表示在开口部形成导体部的步骤的工序说明图。
为了在开口部形成导体部,首先,如图10A所示,在形成了开口部7的布线层的表侧,从提高与基材1的密接性的目的出发,施行无电解电镀而形成无电解电镀层8。然后,在形成该无电解电镀层8之后,将该无电解电镀层8作为电极施行电解电镀,从而按照填埋开口部7的方式使电解电镀层9在无电解电镀层8的上层上析出。图10B表示形成电解电镀层9后的状态。
在这样地形成电解电镀层9之后,对于这些铜箔5和无电解电镀层8和电解电镀层9,如图10C所示,使用除掉法(subtractive method)形成导体部3和上层布线4。
然而,在上述现有例中,虽然设计成使用无电解电镀层以实现基材1与导体部3的密接性的提高(例如,参看特开平11-343593号公报),但代替上述无电解电镀层而应用其它处理的方法也为人们所知(例如,参看特开2001-217553号公报)。
但是,在使用上述的无电解电镀(以及代替无电解电镀的其它的方法)的情况下,存在着以下所示的问题。
即,如图10B所示,当设计成在形成无电解电镀层之后施行电解电镀而以金属材料填埋开口部7时,就会在布线层的单侧表面整体上很厚地形成电解电镀层9,其结果,如图10C所示,在用蚀刻形成布线图形时,该布线图形的剖面将变为梯形,从而存在尺寸精度降低或无法形成宽度窄的布线图形的问题。
此外,当形成无电解电镀层8并将其作为电极施行电解电镀时,则在该无电解电镀层8的表面和孔的内侧,表面一侧会更多地接触新鲜的电镀液。为此,就会促使在该表面的电镀层的生长,其结果,在向开口部7填充金属材料之前,上述开口部7就(被电镀层9)堵住,从而存在着会在导体部3的内部产生空隙(void)的可能。
此外,即使在不使用无电解电镀而施行其它前处理的情况下,也存在产生同样的问题的可能性。
于是,在使用无电解电镀的情况下,由于在导体以外的部分(绝缘体部分)上也会附着电镀,所以使用了金属催化剂。但是,当这种金属催化剂残留在布线层的表面时,就存在绝缘电阻值降低或者产生布线图形的短路等障碍的可能性。另外,在近些年来的电子部件中正在实现窄间距化,所以上述障碍的可能性会更高。
发明内容
本发明就是着眼于上述现有的问题,其目的在于提供通过废除作为电镀的前处理的无电解电镀或与其相应的其它前处理,而能够实现工序的简化并且实现电气可靠性的提高的电子部件的制造方法和电子部件。
本发明是基于以下的观点而完成的,即,只要将预先形成于布线层上的铜箔作为电极,从由开口部端面露出的铜箔使电镀生长,即使不将无电解电镀层作为电极使用,也能够形成导体部。
即,本发明的电子部件的制造方法,是在覆盖下层布线的绝缘部件的上侧表面使由上述下层布线连接的导体部露出的电子部件的制造方法,其采用如下步骤:在上述绝缘部件的上侧表面形成供电膜之后,从该供电膜侧形成将上述下层布线作为底部的开口部,将上述供电膜作为电极从上述开口部使金属电镀从上述供电膜的缘端部生长,使与上述下层布线密接(紧密附着)的金属电镀填充到上述开口部而将其作为导体部。
其中,在上述绝缘部件的上侧表面在厚度方向上形成供电膜和保护膜之后,形成开口部,并使金属电镀从由该开口部露出的上述供电膜生长。
更具体地说,是一种在覆盖下层布线的绝缘部件的上侧表面使由上述下层布线连接的导体部露出的电子部件的制造方法,其采用如下步骤:在上述绝缘部件的上侧表面在厚度方向上形成供电膜和保护膜之后,在上述导体部的形成区域在上述保护膜和上述供电膜上形成将上述下层布线作为底部的开口部,将上述供电膜作为电极使金属电镀从由上述开口部露出的上述供电膜生长,在该金属电镀到达上述下层布线层之后,将上述供电膜和上述下层布线层作为电极,使与上述下层布线密接的金属电镀填充到上述开口部而将其作为导体部。
另外,也可以代替向上述绝缘部件的上述供电膜的形成,而是将上述绝缘部件采用带有绝缘树脂的铜箔、或者使粘接片与相当于铜箔的金属箔重叠并利用冲压来形成的方法。
此外,本发明的电子部件,是具有在覆盖下层布线的绝缘部件的上侧表面形成上层布线并且利用贯通上述绝缘部件的导体部连接上述下层布线和上述上层布线的结构的电子部件,其设计成:构成上述下层布线与上述上层布线的连接的上述导体部只由电镀的金属析出而形成。
按照上述结构,首先从叠层了供电膜或保护膜的绝缘部件的上方进行蚀刻处理。然后,在进行了蚀刻处理后,对于露出的绝缘部件利用喷砂处理或激光加工除去绝缘部件,从而使位于该绝缘部件的下方的下层布线露出而形成开口部。
在这样地形成开口部后,当将上述供电膜作为电极进行电镀时,因电镀而析出的金属,由于电流密度集中效应而特别是在开口部的供电膜的缘端部进行生长。然后,当生长的金属电镀到达在开口部的底面上露出的下层布线上后,接着,除了供电膜的断面之外,上述下层布线也作为电极发挥作用。因此,上述金属电镀不仅以供电膜的端面为起点,也从下层布线进行生长。当这样地继续进行以供电膜的端面和下层布线为起点的金属电镀的生长后,则开口部的内侧被金属电镀所填充而形成导体部。然后,在形成导体部之后,只要在利用研磨等使导体部的上侧达到预先设定的高度之后,利用除掉法或半加成法(semi-additive process)进行图形化即可。如果进行这样的步骤,则可以不需要无电解电镀或取代它的其它处理而仅进行电镀处理就能够形成导体部。
并且,在本发明中,即使在下层已经形成了电路图形而无法从下层侧供电的情况下也能够应对。此外,由于利用了供电部的缘端部,所以电镀的析出速度快,进而,由于在电镀生长后,将上述缘端部和开口部的底面作为电极使电镀析出,所以能够提高电镀的析出速度。
另外,在上述结构中,虽然由于结构的关系是采用了下层布线和位于该下层布线的上侧的导体部,但并不限于这种上下关系,用上述工艺制造的电子部件当然也可以将上述导体部作为下侧,而将上述下层布线配置在上述导体部的上侧来进行使用。
附图说明
图1是表示在布线层上形成导体部之后的形态的主要部分剖面图。
图2A、2B、2C和2D是表示在柱状导体的上方形成导体部的步骤的工序说明图。
图3A、3B、3C、3D和3E是表示在柱状导体的上方形成导体部的步骤的工序说明图。
图4A、4B、4C和4D是表示对于在基材的背面和内部形成了布线层的基材形成导体部的步骤的工序说明图。
图5A、5B、5C、5D和5E是表示对于在基材的背面和内部形成了布线层的基材形成导体部的步骤的工序说明图。
图6A、6B、6C和6D是表示在柱状导体的上方形成导体部的其它步骤的工序说明图。
图7A、7B、7C、7D和7E是表示在柱状导体的上方形成导体部的其它步骤的工序说明图。
图8A、8B、8C和8D是表示电子部件的现有的布线层的制造过程的工序说明图。
图9A和9B是表示电子部件的使用激光加工形成开口部的步骤的工序说明图。
图10A、10B和10C是表示在电子部件的开口部形成导体部的步骤的工序说明图。
具体实施方式
下面,针对本发明的电子部件的制造方法和电子部件,参见附图详细地说明最佳的具体实施例。
本实施例的电子部件,形成了在芯材的两侧表面依次叠层布线层的形式。并且,通过进行这些叠层的布线层间的连接而形成了立体的布线结构。
图1是表示在布线层上形成了导体部之后的形态的主要部分剖面图。
如该图所示,构成本实施例的电子部件的布线层10,具有:由具有一定厚度的绝缘部件构成的基材12;在该基材12的上表面均匀地形成的铜箔14;以及在上述基材12的内部形成的作为下层布线的柱状导体16。
此外,在柱状导体16的上方形成了贯通基材12和铜箔14的开口部18,在该开口部18的内部形成了由金属材料构成的导体部20。并且,形成成为上层布线的基础的铜箔14与上述柱状导体16的电连接的导体部20,是没有进行例如无电解电镀等的前处理而只利用电镀形成的部件。因此,在用本实施例的制造方法所制造的布线层10中,在形成导体部20时,由于不需要无电解电镀等的前处理工序,所以实现了制造工序的缩短化。进而,由于不需要上述前处理工序,所以能够防止例如用于使电镀附着到无电解电镀处理的导体以外的部分(绝缘体部分)上的金属催化剂残留在铜箔14侧,从而能够提高电子部件的可靠性。
以下表示这样地具有特征的电子部件的制造方法。
图2A~2D和图3A~3E是表示在柱状导体的上方形成导体部的步骤的工序说明图。
在成为下层布线的柱状导体16的上方形成导体部20,首先如图2A所示,将干膜(保护膜)24粘贴到成为供电膜的铜箔14的上表面。然后,在粘贴了该干膜24之后,如图2B所示,对于该干膜24进行光刻而在开口部18的形成对象区域上形成与该开口部的边缘部分相当的孔。
在这样地在干膜24上形成了与开口部18的边缘部分相当的孔之后,对于在上述干膜24的下侧露出的铜箔14进行蚀刻而除去该铜箔14。利用蚀刻除去了上述铜箔14后的状态如图2C所示。
在利用上述蚀刻除去铜箔14而使基材12的表面露出之后,如图2D所示,对于该基材12进行喷砂处理而除去位于柱状导体16的上部的基材12,从而使柱状导体16的头部露出。
另外,在本实施例中,虽然除去位于柱状导体16的上部的铜箔14和基材12是使用了蚀刻和喷砂,但并不限于本实施例,例如也可以通过使用激光加工机进行与铜箔14和基材12对应的激光照射来进行这些部件的除去(例如,对于铜箔14使用YAG激光器,对于基材12使用二氧化碳气体激光器等)。
这样,在利用上述工序在基材12上形成了开口部18后,如图3A所示,将铜箔14作为供电膜(所谓的电极)来进行电镀。另外,在本实施例中,设计成原样地留下在蚀刻和喷砂处理中使用了的干膜24来进行电镀,这是因为除了向缘端部的电流密度集中效应之外,通过用干膜24将上表面露出的铜箔14的表面覆盖来积极地利用缘端部使导体析出的缘故。
其中,由于在开口部18的内壁面上利用蚀刻(或利用激光加工)使成为铜箔14的缘端部的端面露出,所以当将该铜箔14作为供电膜来施行电镀时,成为导体部20的基础的金属材料26从铜箔14的端面析出,该金属材料16在开口部18内生长。
这样,当随着时间经过金属材料26不断生长后,该金属材料26到达柱状导体16的上表面28。图3B表示该状态。于是,当金属材料26到达柱状导体16的上表面28后,铜箔14与柱状导体16变为电连接,柱状导体16的上表面28也变为电镀析出用的电极,从而在上述上表面28上金属材料26也被析出而形成了导体部20。图3C表示该状态。
然后,在形成了导体部20后,如图3D所示,将干膜24除去,然后,如图3E所示,只要利用除掉法或半加成法对于铜箔14进行图形化,而由上述铜箔14形成上层布线30即可。此外,虽然需要使利用上述电镀形成的导体部20的高度与上述上层布线30的高度一致以使导体部20的表面平坦,但关于这一点,只要在形成导体部20后研磨其上表面使其与上述上层布线30的高度一致、或者在形成导体部20时通过进行定时器管理或(电镀的)电流管理或向电镀液内添加添加剂来进行调整即可。
这样,在已经形成了柱状导体16的布线层10中,只要将图形化前的铜箔14作为供电膜,在开口部18内使金属材料26生长,即使开口部18有多个也能够施加电荷,从而能够形成多个导体部20。此外,如上所述,如果使用本实施例的制造方法来形成布线层10,由于能够取消无电解电镀等的前工序,所以因工序取消而带来制造过程的简化,而且不需要上述无电解电镀等使用的金属催化剂,从而能够提高布线层10或将该布线层10叠层而形成的电子部件的可靠性。另外,由于导体部20牢固地连接在柱状导体16的上表面28与上层布线30的端面上,所以即使向布线层10自身施加外力,也能够防止上述导体部过20从开口部18脱落。此外,由于用干膜24将铜箔14的表面覆盖而使电镀不会附着在表层上,所以即使用除掉法也能够减小会变为梯形的比率(即,锥形部分的比率)。
图4A~4D和图5A~5E是表示对于在基材的背面和内部形成了布线层的基材形成导体部的步骤的工序说明图。
另外,在该工序中,对于与上述的工序的共同的部件附加相同的标号来进行说明。
如这些图所示,即使对于在基材12的背面侧已经形成了图形的布线层10,只要使用本实施例的制造方法,只利用电解电镀也能够形成在上层布线30侧露出的导体部20。
即,如图4A所示,将干膜24粘贴到布线层12的上表面,然后,如图4B~4D所示,进行对上述干膜24的光刻和对铜箔14的蚀刻以及对基材12的喷砂处理,从而在上述基材12的表面形成开口部18。然后,利用开口部18的形成在使成为连接对象的下层布线32在该开口部18的底面上露出后,如图5A所示,将铜箔14作为供电膜使金属材料26在开口部18内析出并使之生长。然后,如图5B所示,在上述金属材料26到达下层布线32的上表面34之后,将铜箔14的端面和下层布线32的上表面34作为电极,使金属材料26生长,从而形成导体部20。图5C表示该状态。
在这样地形成了导体部20后,如图5D所示,除去干膜24,然后,如图5E所示,只要对铜箔14施行图形化而形成上层布线30即可。
这样,即使在基材12的背面侧已形成了布线图形,并无法将下层布线侧作为电极使用的情况下,只要将作为上层布线30的基础的铜箔14作为供电膜使用,就能够只用电镀工序形成导体部20而不必应用无电解电镀等的前处理工序。
然而,在本实施例中,虽然从使电流密度向端缘部集中的观点出发,设计成以在铜箔的表面残留干膜的形式进行电镀,但并不限定于这种方式,即使在铜箔的表面不残留干膜,也能够实现本发明。
图6A~6D和图7A~7E是表示在柱状导体的上方形成导体部其它步骤的工序说明图。另外,对于与已经使用图2A~2D和图3A~3E说明的导体部的形成方法共同的部件使用相同标号进行说明。
在成为下层布线的柱状导体16的上方形成导体部20,首先如图6A所示,将干膜(保护膜)24粘贴到成为供电膜的铜箔14的上表面。接着,在粘贴了该干膜24之后,如图6B所示,对于该干膜24进行光刻,从而在开口部18的形成对象区域形成相当于该开口部18的边缘部分的孔。
这样,在干膜24上形成了相当于开口部18的边缘部分的孔之后,对于在上述干膜24的下侧露出的铜箔14进行蚀刻来除去该铜箔14,图6C表示利用蚀刻除去了上述铜箔14后的状态。
在利用上述蚀刻除去铜箔14而使基材12的表面露出之后,对于该基材12,如图6D所示,进行喷砂处理,除去位于柱状导体16的上部的基材12,从而使柱状导体16的头部露出。
在这样地利用上述工序在基材12上形成了开口部18后,如图7A所示,除去位于铜箔14的上层的干膜24,使上述铜箔14露出。
在除去了上述干膜24后,将铜箔14作为供电膜(所谓的电极)进行电镀。如果这样地将表面露出的铜箔14作为供电膜,虽然金属材料26会在铜箔14露出的部分上析出,但在此由于在铜箔14中比起该铜箔14的表面来电流密度在其缘端部集中,所以在缘端部的电镀的生长比表面部分快。图7B表示在缘端部处电镀进行的状态。
接着,当从图7B的状态随着时间的经过,在缘端部的电镀的生长进行后,如图7C所示,金属材料26到达柱状导体16的上表面28。当这样地金属材料26到达柱状导体16的上表面28后,铜箔14与柱状导体16变为电连接,因此柱状导体16的上表面28也变为电镀析出用的电极,从而金属材料26也在上述上表面28上析出而形成导体部20。图7D表示该状态。
接着,在形成了导体部20后,如图7E所示,只要利用除掉法或半加成法对于铜箔14进行图形化而由上述铜箔14形成上层布线30即可。
另外,在本实施例中,虽然由于结构的关系是采用了下层布线和位于该下层布线的上侧的导体部,但并不限于这种上下关系,用上述工艺制造的布线层以及应用该布线层的电子部件当然也可以将上述导体部(上层布线侧)作为下侧,而使上述下层布线配置在上述导体部的上侧来进行使用。
如上所述,按照本发明,是一种使由上述下层布线连接的导体部在覆盖下层布线的绝缘部件的上侧表面露出的电子部件的制造方法,由于在上述绝缘部件的上侧表面形成了供电膜后,从该供电膜侧形成将上述下层布线作为底部的开口部,将上述供电膜作为电极从上述开口部使金属电镀从上述供电膜的缘端部生长,使与上述下层布线密接的金属电镀填充到上述开口部并将其作为导体部,因而能够取消以往进行的无电解电镀工序(或取代该工序的其它处理工序),所以能够实现制造工序的简化,并且由于能够解决金属催化剂的残留等的问题,所以能够提高电气的可靠性。

Claims (4)

1.一种电子部件的制造方法,是在覆盖下层布线的绝缘部件的上侧表面使由上述下层布线连接的导体部露出的电子部件的制造方法,其特征在于:在上述绝缘部件的上侧表面形成供电膜之后,从该供电膜侧形成将上述下层布线作为底部的开口部,以在上述开口部的内壁面上露出上述供电膜的缘端部,将上述供电膜作为电极使金属电镀由上述供电膜的上述缘端部生长,使与上述下层布线密接的金属电镀填充到上述开口部而将其作为导体部。
2.根据权利要求1所述的电子部件的制造方法,其特征在于:在上述绝缘部件的上侧表面在厚度方向上形成供电膜和保护膜之后,形成开口部,并使金属电镀由从该开口部露出的上述供电膜生长。
3.一种电子部件的制造方法,是在覆盖下层布线的绝缘部件的上侧表面使由上述下层布线连接的导体部露出的电子部件的制造方法,其特征在于:在上述绝缘部件的上侧表面在厚度方向上形成供电膜和保护膜之后,在上述导体部的形成区域在上述保护膜和上述供电膜上形成将上述下层布线作为底部的开口部,以在上述开口部的内壁面上露出上述供电膜的缘端部,将上述供电膜作为电极使金属电镀由上述供电膜的上述缘端部生长,在该金属电镀到达上述下层布线层之后,将上述供电膜和上述下层布线层作为电极,使与上述下层布线密接的金属电镀填充到上述开口部而将其作为导体部。
4.根据权利要求1或权利要求3所述的电子部件的制造方法,其特征在于:代替向上述绝缘部件形成上述供电膜,将上述绝缘部件做成为带有绝缘树脂的铜箔。
CN2004800165668A 2003-06-13 2004-06-08 电子部件的制造方法和电子部件 Expired - Fee Related CN1806476B (zh)

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8314348B2 (en) * 2008-03-03 2012-11-20 Ibiden Co., Ltd. Multilayer printed wiring board and method of manufacturing multilayer printed wiring board
TWI492349B (zh) * 2010-09-09 2015-07-11 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
CN114501801A (zh) * 2020-10-28 2022-05-13 深南电路股份有限公司 一种线路板的加工方法及线路板

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403400B2 (en) * 1998-12-17 2002-06-11 Charles Wen Chyang Lin Bumpless flip chip assembly with strips-in-via and plating

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68927931T2 (de) * 1989-07-26 1997-09-18 Ibm Verfahren zur Herstellung einer Packungsstruktur für einen integrierten Schaltungschip
CA2089791C (en) * 1992-04-24 1998-11-24 Michael J. Brady Electronic devices having metallurgies containing copper-semiconductor compounds
JPH05335713A (ja) * 1992-05-28 1993-12-17 Fuji Kiko Denshi Kk 片側閉塞微小スルホール付きプリント基板用積層板、およびそのプリント基板用積層板への導通メッキ方法
JPH10209644A (ja) * 1997-01-16 1998-08-07 Nippon Steel Chem Co Ltd 多層配線板の製造方法
JPH1117340A (ja) * 1997-06-27 1999-01-22 Kokusai Electric Co Ltd ブラインドスルーホールの形成方法
JPH11343593A (ja) 1998-03-31 1999-12-14 Mitsubishi Electric Corp メッキ方法
JPH11307938A (ja) 1998-04-18 1999-11-05 Ibiden Co Ltd コア基板、コア基板の製造方法及び多層プリント配線板
TW444236B (en) * 1998-12-17 2001-07-01 Charles Wen Chyang Lin Bumpless flip chip assembly with strips and via-fill
TW408190B (en) 1999-04-01 2000-10-11 United Microelectronics Corp Method of producing a metal conductive layer in the via hole of the inter-metal dielectrics of a semiconductor chip
JP2001217553A (ja) 2000-02-03 2001-08-10 Nippon Zeon Co Ltd 多層回路基板の製造方法
JP2002151623A (ja) 2000-11-10 2002-05-24 Shigetaka Ooto ブラインドホ−ルがめつきによって穴埋めされた2メタルレイヤ−テ−プbga(tbga)の製造方法
JP2002223059A (ja) 2001-01-24 2002-08-09 Sharp Corp 微細パターン形成方法
JP2003110211A (ja) * 2001-09-28 2003-04-11 Nitto Denko Corp 回路基板およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6403400B2 (en) * 1998-12-17 2002-06-11 Charles Wen Chyang Lin Bumpless flip chip assembly with strips-in-via and plating

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
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JP特开平10-209644A 1998.08.07
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