CN1790693A - 倒装芯片及线接合半导体封装件 - Google Patents

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冯志成
阿米努丁·伊斯梅尔
卢威耀
宋复斌
刘金梅
王建洪
姚晋钟
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Abstract

一种半导体封装件(100、150、200、250)，以及形成所述封装件的方法，所述封装件包括其中形成有开口(104、104’、204、204’)的衬底(102、102’、202、202’)。在所述衬底的第一侧(106、106’、206、206’)和所述衬底的第二相对侧(132、132’、232、232’)上的所述开口四周形成接触焊盘(112、112’、212、212’)。倒装芯片管芯(120、120’、220、220’)被安置到所述衬底上，其有源侧(114、114’、214、214’)安置在所述衬底的第一侧上，并且与在所述衬底第一侧上形成的至少一些接触焊盘电导通。至少一个线接合管芯(110、110’、210、210’)被穿过开口安置，其非有源侧安置在倒装芯片管芯的有源侧上。线接合管芯与衬底第二相对侧上形成的多个接触焊盘中的至少一些电导通。

Description

倒装芯片及线接合半导体封装件
技术领域
本发明一般性地涉及半导体封装件，更具体地说涉及包括非常薄的具有线接合(wire bond)和倒装芯片电路的双面衬底的封装件。
背景技术
器件的高性能、低成本、增加的微型化，以及更大的集成电路封装密度是半导体工业不断发展的目标。获得更大的集成电路密度主要受衬底，例如在印刷电路板上安装管芯可获得的空间或“地产(realestate)”的限制。已知的封装技术给衬底提供了简单的电路管芯倒装芯片连接或线接合连接。这种集成需要一定量的空间来实现连接，这就导致由管芯厚度和衬底厚度决定的厚度。在小的便携式电子器件中通常需要使用超薄的封装件，这就需要具有小引脚面的薄封装件。
便携式电子器件等降低封装尺寸的需求已经导致了几个最近的创新，包括：包括使用倒装芯片和线接合组件的多芯片器件的封装件，具有容易配置的芯片级封装的多芯片管芯块，以及使用堆叠的倒装连接而不用线接合的多芯片封装件。这些降低总封装尺寸的创新设计进一步改善并导致了适用于甚至更小电子器件的超薄封装。
发明内容
根据本发明的一方面，提供一种半导体封装件，其包含：衬底，包括在其中形成的开口；多个在所述衬底第一侧上和所述衬底第二相对侧上开口的四周形成的接触焊盘；倒装芯片管芯，其具有安装在所述衬底第一侧上、并与衬底第一侧上形成的至少一些接触焊盘电导通的有源侧；及至少一个线接合管芯，其周边尺寸小于开口的尺寸，所述线接合管芯具有连接到倒装芯片管芯有源侧上的非有源侧，至少一个线接合有源管芯与衬底第二相对侧上形成的多个接触焊盘中的至少一些电导通。
根据本发明的又一方面，提供一种半导体封装件，其包含：衬底，包括在其中形成的开口；多个在所述衬底第一侧上和所述衬底第二相对侧上开口的四周形成的接触焊盘；倒装芯片管芯，其具有安装在所述衬底第一侧上并与衬底第一侧上形成的至少一些接触焊盘电导通的有源侧；及多个线接合管芯，其并排的安装尺寸小于开口的尺寸，所述多个线接合管芯以并排形式通过所述开口而安装，并且各自的非有源侧安装在倒装芯片管芯有源侧上，多个线接合管芯每个都与在衬底第二侧上形成的多个接触焊盘中的至少一些电导通。
根据本发明的又一方面，提供一种形成半导体封装件的方法，其包含下列步骤：提供包括在其中形成的开口的衬底；在所述衬底第一侧上和所述衬底第二相对侧上开口的四周形成多个接触焊盘；将倒装芯片管芯的有源侧安装到所述衬底第一侧上，并与衬底第一侧上形成的至少一些接触焊盘电导通；通过衬底开口安装至少一个线接合管芯的非有源侧，并安装到倒装芯片管芯的有源侧上，至少一个线接合管芯与衬底第二相对侧上形成的多个接触焊盘中的至少一些电导通。
附图说明
参照相关附图将更容易理解下面本发明优选实施方案的详细说明。本发明通过实施例的方式来阐述，并且没有受相关附图的限制，其中相同的参考数字表示相似的元件。
图1是根据本发明的半导体封装件第一实施方案的剖视图。
图2是根据本发明包括改进散热装置的半导体封装件第二实施方案的剖视图。
图3是根据本发明的半导体封装件第三个实施方案的剖视图。
图4是根据本发明包括改进散热装置的半导体封装件第四个实施方案的剖视图。
具体实施方式
下面结合附图给出的详细说明打算用来描述本发明目前优选的实施方案，并不表示实践本发明的唯一形式。应当理解通过包含在本发明精神和范围之内的不同实施方案可以实现相同或等价的作用。另外，当对于一些特征提供具体尺寸时，应当理解随着科技的发展，特征尺寸及总体封装尺寸可以降低。
本发明提供了一种双面半导体封装器件，其在衬底的最上表面使用倒装芯片连接，并且在带有柱球栅阵列的衬底的相反下表面上使用线接合，球栅阵列在衬底周围形成。封装使用堆叠管芯(stack die)技术，线接合管芯的非有源侧堆叠在倒装芯片管芯的有源侧上。芯片级封装(CSP)衬底，包括其中形成的开口，允许外围尺寸小于开口尺寸的线接合管芯穿过开口并连接在倒装芯片管芯的有源侧。为了增强热性能，在暴露的倒装芯片管芯顶部安置热沉。
小的便携式电子器件需要使用小的半导体封装件。其中增加的兴趣是使用改进的大气封装芯片级封装(MAP CSP)衬底，包括其中形成的开口。这种独特的开口、隙孔，或“窗口”CSP衬底设计允许将线接合管芯包埋入开口中，并导致超薄半导体封装。
现在参照图1，描述根据本发明的超薄半导体封装件100第一实施方案的剖视图。半导体封装件100包括附属或堆叠在带有胶带或薄膜的倒装芯片管芯120有源侧上的线接合管芯110。半导体封装件100具有衬底102，在该特定实施方案中具有穿过那里形成的开口104。衬底102优选是叠层衬底，例如MAP-CSP衬底，其中形成有开口或隙孔104。该优选实施方案中的衬底102厚度约为0.35毫米，并且倒装芯片管芯120的厚度约为0.035毫米。
倒装芯片管芯120被安置在衬底102的最上表面106上。使用多个标准的C4焊块连接108将倒装芯片管芯120安置到衬底102上。或者，可以使用导电聚合物块或引脚连接，或者其它在本领域熟知的可选连接方式。C4连接108从在衬底102表面106上形成的多个键合焊盘112或其它接线端，以及开口104的四周延伸到在倒装芯片管芯120下表面114上形成的多个接线端或迹线(trace)上。
C4连接108在下管芯表面114和焊盘112之间延伸，从而彼此在物理和机械连接，并且成为电接触。在该特定实施方案中，C4连接108在连接到衬底102上并塌陷后的高度约为0.07至0.08毫米。
如图1所述，线接合管芯110被安置并连接到倒装芯片管芯120下表面114的中央部分。线接合管芯110具有小于开口104大小/尺寸的周边尺寸，并且被安置在开口104内与倒装芯片管芯120接触。在所述实施方案中，使用胶带或薄膜122将线接合管芯120连接到倒装芯片管芯110的有源侧上，但是也可以使用其它的胶粘剂，例如环氧。在衬底102的表面132上形成多个焊盘130。使用从线接合管芯110延伸到键合焊盘130上的多根焊线134，线接合管芯110与焊盘130电导通。电耦合线接合管芯110至键合焊盘130的可选方案是用焊线直接将一个或多个线接合管芯焊盘连接到相应的倒装芯片管芯上，如同用焊线136所述。在衬底102的表面132上有柱球栅阵列(CBGA)140，从而提供到封装件100外部的电连接。在一个实施方案中，CBGA焊球140具有约0.56毫米的直径。
在倒装芯片管芯120、线接合管芯110和衬底102周围布置上模(overmold)或填充材料142，从而防止电连接的污染并为整个封装件100提供更大的机械完整性。本领域技术人员可以理解上模/填充材料142通常在焊球140形成之前施用。在一个实施方案中，从倒装芯片管芯120的非有源表面到封装件100的外表面测量，填充材料142的厚度约为0.05毫米。因此，在该优选实施方案中，封装件100的总厚度小于约1.1毫米，并且包括小的焊印(foot print)。
参照图2，阐述半导体封装件150的第二实施方案，其中除了在本具体实施方案中，封装件150包括热沉152外，所有基本元件与图1中描述的相同。应当指出图2中与图1所述器件相似的所有元件用相似的数字表示，并且添加了撇号表示不同的实施方案。
半导体封装件150包括用胶带叠加在倒装芯片管芯120’上的线接合管芯110’。半导体封装件150包括衬底102’，与前面的实施方案相似它具有穿过其中形成的开口104’。衬底102’优选是叠层衬底，例如MAP-CSP衬底，其中形成有开口或隙孔104’。该优选实施方案中的衬底102’厚度约为0.35毫米。
倒装芯片管芯120’被安置在衬底102’的最上表面106’上。与第一实施方案相似，使用多个C4焊块连接108’将倒装芯片管芯120’安置到衬底102’上。或者，可以使用导电聚合物块或引脚连接，或者其它在本领域熟知的可选连接方式。C4连接108’从在衬底102’表面106’上形成的多个键合焊盘112’或其它接线端，以及开口104’的四周延伸到在下管芯表面114’上形成的多个接线端或迹线上。
C4连接108’在下管芯表面114’和键合焊盘112’之间延伸，从而彼此在物理和机械连接，并且成为电接触。在该特定实施方案中，C4连接108’在连接到衬底102’上并塌陷后的高度约为0.07至0.08毫米。
与图1所述相似，线接合管芯110’被安置并连接到倒装芯片管芯120’下管芯表面114’的中央部分。线接合管芯110’的尺寸小于开口104’的尺寸，从而被安置在开口104’内并与倒装芯片管芯120’接触。在该特定实施方案中，使用胶带122’将线接合管芯120’连接到倒装芯片管芯110的有源侧上。在衬底102的表面132’上形成多个键合焊盘130’。使用从线接合管芯110’延伸到键合焊盘130’上的多根焊线134’，线接合管芯110’与焊盘130’电导通。尽管在图2中没有表示，但是可以使用例如焊线136(图1)的焊线直接连接线接合管芯110’和键合焊盘130’。在衬底102’的表面132’上有柱球栅阵列140’，从而提供到封装件150外部的电连接。
在倒装芯片管芯120’、线接合管芯110’和衬底102’周围布置上模或填充材料142’，从而防止电连接的污染并为整个封装件150提供更大的机械完整性。优选在形成焊球阵列140’之前施用上模/填充材料142’。
安置热沉152，在器件具有高的操作温度时增加散热。热沉152在顶部滴封(glob top encapsulation)期间还起着环氧流的“容器”或载体作用。在本实施方案中，热沉152厚度约为0.05毫米。在一个实施方案中，在施用上模材料142′前，安装热沉152。
封装件100和150的总封装厚度优选小于约1.1毫米，因而提供了适于需要超薄断面和小焊印的高性能器件的超薄堆叠管芯(stack-die)封装件。使用三种现有的封装技术：线接合、倒装芯片和堆叠管芯为可使用的设计提供了基本上降低的开发周期。
现在参照图3，以简化的剖视图阐述根据本发明的超薄半导体封装件200的第三实施方案。半导体封装件200包括多个并排放置并且用胶带或薄膜222堆叠在倒装芯片管芯220有源侧上的线接合管芯210。更具体地说，半导体封装件200包括衬底202，在该特定实施方案中具有穿过其中形成的开口204。与前述公开的内容相似，衬底202优选是叠层衬底，例如MAP-CSP衬底，其中形成有开口或隙孔204。该实施方案中的衬底202厚度约为0.35毫米。
使用C4焊块连接208将倒装芯片管芯220安置到衬底202的最上表面206上。或者，可以使用导电聚合物块或引脚连接，或者其它在本领域熟知的可选连接方式。C4连接208从在衬底202表面206上形成的多个焊盘212或其它接线端，以及开口204的四周延伸到在下管芯表面214上形成的多个接线端上。
C4连接208在下管芯表面214和键合焊盘212之间延伸，从而彼此在物理和机械连接，并且成为电接触。在所述具体实施方案中，C4连接208在连接到衬底202上并塌陷后的高度约为0.07至0.08毫米。
如图3所述，以第一线接合管芯210和第二线接合管芯211表示的多个线接合管芯被安置并连接到倒装芯片管芯220下管芯表面214的中央部分。线接合管芯210和211总共的尺寸小于开口204的尺寸，从而被安置在开口204内并与倒装芯片管芯220接触。在该特定实施方案中，使用胶带222将线接合管芯210和211连接到倒装芯片管芯210的有源侧上。在衬底202的表面232上形成多个键合焊盘230。使用从线接合管芯210和211延伸到键合焊盘230上的多根焊线234，线接合管芯210和211与键合焊盘230电导通。尽管没有阐述，但是一个或多个焊线可以直接将线接合管芯210和210连接到倒装芯片管芯220上。在衬底202的表面232上有柱球栅阵列240，从而提供到封装件200外部的电连接。
在倒装芯片管芯220、线接合管芯210和211以及衬底202周围布置上模/填充材料242，从而防止电连接的污染并为整个封装件200提供更大的机械完整性。优选在形成焊球阵列240之前施用上模/填充材料242。
现在参照图4，阐述半导体封装件250的第四实施方案，其中除了在该特定实施方案中，封装件250包括热沉252外，所有基本元件与图3中描述的相同。应当指出图4中与图3所述器件相似的所有元件用相似的数字表示，并且添加了撇号表示不同的实施方案。
半导体封装件250包括用胶带叠加在倒装芯片管芯220’上的线接合管芯210’和211’。更具体地说，半导体封装件250包括衬底202’，与前面的实施方案相似，它具有穿过其中形成的开口，204’。衬底202’优选是叠层衬底，例如MAP-CSP衬底，其中形成有开口或隙孔204’。该优选实施方案中的衬底202’厚度约为0.35毫米。
使用多个C4焊块连接208’将倒装芯片管芯220’安置在衬底202’的最上表面206’上。或者，可以使用导电聚合物块或引脚连接，或者其它在本领域熟知的可选连接方式。C4连接208’从在衬底202’表面206’上形成的多个焊盘212’或其它接线端，以及开口204’的四周延伸到在下管芯表面214’上形成的多个接线端或迹线上。
C4连接208’在下管芯表面214’和键合焊盘212’之间延伸，从而彼此在物理和机械连接，并且成为电接触。在该特定实施方案中，C4连接208’在连接到衬底202’上并塌陷后的高度约为0.07至0.08毫米。
与图3所述相似，线接合管芯210’和211’被安置并连接到倒装芯片管芯220’下管芯表面214’的中央部分。线接合管芯210’和211’的尺寸小于开口204’的尺寸，从而被安置在开口204’内并与倒装芯片管芯220’接触。在该特定实施方案中，使用胶带222’将线接合管芯210’和211’连接到倒装芯片管芯210的有源侧上。在衬底202’的表面232’上形成多个键合焊盘230’。使用从线接合管芯210’和211’延伸到键合焊盘230’上的多根焊线234’，线接合管芯210’和211’与键合焊盘230’电导通，但是如上所述，可以使用例如焊线136(图1)的焊线直接将线接合管芯210和211连接到倒装芯片管芯。在衬底202’的表面232’上有柱球栅阵列240’，从而提供到封装件250外部的电连接。
在倒装芯片管芯220’、线接合管芯210’和衬底202’周围布置上模/填充材料242’，从而防止电连接的污染并为整个封装件250提供更大的机械完整性。如前所述，在形成焊球阵列240’之前施用上模/填充材料242’。
安置热沉252，在器件具有高的操作温度时增加散热。热沉252在顶部滴封期间还起着环氧流的“容器”或载体作用。在形成上模/填充材料242′前，安装热沉252。
封装件200和250的总封装厚度优选小于约1.1毫米，因而提供了适于需要超薄断面和小焊印的高性能器件的超薄堆叠管芯封装件。同前述包括一个线接合管芯的实施方案一样，使用多个线接合管芯的本实施方案使用三种现有的封装技术：线接合、倒装芯片和堆叠管芯为可使用的设计提供了基本上降低的开发周期。
因此，本发明提供一种包括倒装芯片管芯和一个线接合管芯或多个线接合管芯的半导体封装件。所述封装件包括上面具有开口或隙孔的半导体衬底，从而在开口内将线接合管芯非有源侧安置到倒装芯片管芯的有源侧上。这种在开口内使用堆叠管芯技术安置管芯的能力降低了总封装件的厚度。

Claims (20)

1、一种半导体封装件，其包含：
衬底，包括在其中形成的开口；
多个在所述衬底第一侧上和所述衬底第二相对侧上开口的四周形成的接触焊盘；
倒装芯片管芯，其具有安装在所述衬底第一侧上、并与衬底第一侧上形成的至少一些接触焊盘电导通的有源侧；及
至少一个线接合管芯，其周边尺寸小于开口的尺寸，所述线接合管芯具有连接到倒装芯片管芯有源侧上的非有源侧，至少一个线接合有源管芯与衬底第二相对侧上形成的多个接触焊盘中的至少一些电导通。
2、权利要求1中所述的半导体封装件，其进一步包括通过开口安装的多个线接合管芯，其中每个线接合管芯的非有源侧被安置在倒装芯片管芯的有源侧上。
3、权利要求1中所述的半导体封装件，其中所述衬底是其中形成有开口的MAP-CSP型衬底。
4、权利要求1中所述的半导体封装件，其中所述衬底进一步包括在衬底第二相对侧上形成的用于外部电连接的球栅阵列。
5、权利要求1中所述的半导体封装件，其中使用多个焊块将所述倒装芯片管芯安装到衬底的第一侧上。
6、权利要求1中所述的半导体封装件，其使用线接合将至少一个线接合管芯电耦合到所述衬底的第二相对侧上。
7、权利要求1中所述的半导体封装件，其进一步包括在倒装芯片管芯最上表面上形成的热沉。
8、一种半导体封装件，其包含：
衬底，包括在其中形成的开口；
多个在所述衬底第一侧上和所述衬底第二相对侧上开口的四周形成的接触焊盘；
倒装芯片管芯，其具有安装在所述衬底第一侧上并与衬底第一侧上形成的至少一些接触焊盘电导通的有源侧；及
多个线接合管芯，其并排的安装尺寸小于开口的尺寸，所述多个线接合管芯以并排形式通过所述开口而安装，并且各自的非有源侧安装在倒装芯片管芯有源侧上，多个线接合管芯每个都与在衬底第二侧上形成的多个接触焊盘中的至少一些电导通。
9、权利要求8中所述的半导体封装件，其中所述衬底是其中形成有开口的MAP-CSP型衬底。
10、权利要求8中所述的半导体封装件，其中所述衬底进一步包括在衬底第二侧上形成的用于外部电连接的球栅阵列。
11、权利要求8中所述的半导体封装件，其中使用多个焊块将所述倒装芯片管芯安置到衬底的第一侧上。
12、权利要求8中所述的半导体封装件，其中借助线接合工艺，用多根焊线将多个线接合管芯的每个都电耦合到衬底的第二侧上。
13、权利要求8中所述的半导体封装件，其进一步包括在倒装芯片管芯最上表面上形成的热沉。
14、一种形成半导体封装件的方法，其包含下列步骤：
提供包括在其中形成的开口的衬底；
在所述衬底第一侧上和所述衬底第二相对侧上开口的四周形成多个接触焊盘；
将倒装芯片管芯的有源侧安装到所述衬底第一侧上，并与衬底第一侧上形成的至少一些接触焊盘电导通；
通过衬底开口安装至少一个线接合管芯的非有源侧，并安装到倒装芯片管芯的有源侧上，至少一个线接合管芯与衬底第二相对侧上形成的多个接触焊盘中的至少一些电导通。
15、权利要求14中所述的形成半导体封装件的方法，其中安装至少一个线接合管芯的非有源侧的步骤包括通过开口并以并排形式安装多个线接合管芯的非有源侧，其中每个线接合管芯的非有源侧安装在倒装芯片管芯的有源侧上。
16、权利要求14中所述的形成半导体封装件的方法，其中提供衬底的步骤包括提供其中形成有开口的MAP-CSP衬底。
17、权利要求14中所述的形成半导体封装件的方法，其进一步包括提供在衬底第二相对侧上形成的用于外部电连接的球栅阵列的步骤。
18、权利要求14中所述的形成半导体封装件的方法，其中将倒装芯片管芯安装到衬底第一侧的步骤包括使用多个焊块将安装衬底的步骤。
19、权利要求14中所述的形成半导体封装件的方法，其中将至少一个线接合管芯安置到衬底第二侧上的步骤包括使用线接合工艺将线接合管芯电连接到衬底上的步骤。
20、权利要求14中所述的形成半导体封装件的方法，其进一步包括在倒装芯片管芯的最上表面提供热沉的步骤。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034801A (zh) * 2010-06-04 2011-04-27 日月光半导体制造股份有限公司 半导体封装结构
CN102610580A (zh) * 2011-01-21 2012-07-25 Nxp股份有限公司 用于fcbga的非金属加强圈
CN103904066A (zh) * 2014-04-04 2014-07-02 华进半导体封装先导技术研发中心有限公司 一种倒装芯片堆叠封装结构及封装方法
CN104576546A (zh) * 2013-10-22 2015-04-29 三星电子株式会社 半导体封装件及其制造方法
CN105990168A (zh) * 2015-03-23 2016-10-05 格罗方德半导体公司 用于3d应用的顶端晶粒电力递送网络
CN110759311A (zh) * 2019-10-29 2020-02-07 太极半导体（苏州）有限公司 一种基于窗口式基板的无引线mems芯片封装结构及其工艺

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034801A (zh) * 2010-06-04 2011-04-27 日月光半导体制造股份有限公司 半导体封装结构
CN102034801B (zh) * 2010-06-04 2012-10-10 日月光半导体制造股份有限公司 半导体封装结构
CN102610580A (zh) * 2011-01-21 2012-07-25 Nxp股份有限公司 用于fcbga的非金属加强圈
CN104576546A (zh) * 2013-10-22 2015-04-29 三星电子株式会社 半导体封装件及其制造方法
CN104576546B (zh) * 2013-10-22 2020-03-13 三星电子株式会社 半导体封装件及其制造方法
CN103904066A (zh) * 2014-04-04 2014-07-02 华进半导体封装先导技术研发中心有限公司 一种倒装芯片堆叠封装结构及封装方法
CN105990168A (zh) * 2015-03-23 2016-10-05 格罗方德半导体公司 用于3d应用的顶端晶粒电力递送网络
CN105990168B (zh) * 2015-03-23 2018-04-17 格罗方德半导体公司 用于3d应用的顶端晶粒电力递送网络
CN110759311A (zh) * 2019-10-29 2020-02-07 太极半导体（苏州）有限公司 一种基于窗口式基板的无引线mems芯片封装结构及其工艺

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