CN1747442A

CN1747442A - 用于通信系统的数据传输变换装置

Info

Publication number: CN1747442A
Application number: CNA2004100745059A
Authority: CN
Inventors: 徐大河; 周维明; 陶俊
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2004-09-06
Filing date: 2004-09-06
Publication date: 2006-03-15
Anticipated expiration: 2024-09-06
Also published as: CN100444577C

Abstract

本发明公开一种用于通信系统的数据传输变换装置，包括控制单元、地址发生器以及若干输入存储器和输出存储器，其中控制单元产生时钟信号和控制信号，分别输出到地址发生器和各存储器；地址发生器产生各存储器的读写地址并通过相互独立的读写地址总线输出到各存储器；输出存储器用于缓存输出数据，其输入端数据总线宽度为该模块内使用的链路数目N，输出端数据总线宽度为1；输入存储器用于缓存输入数据，其输出端数据总线宽度为该模块内使用的链路数目N，输入端数据总线宽度为1，输入、输出存储器通过相互独立的读、写控制总线与控制单元相连。本发明装置可以用可编程器件来实现，可以简化硬件接口设计，降低成本，还能灵活地提高数据传输速率。

Description

用于通信系统的数据传输变换装置

技术领域

本发明涉及通信领域中的数据传输变换装置，尤其是涉及一种用于对数据传输速率进行变换的装置。

背景技术

目前，随着通信数据业务的不断增长，通信系统的数据传输速率也需要得到不断提高，现有技术中数据传输速率的提高，只能通过使系统占用更多的物理时隙来实现。当前基站系统设备的内部物理时隙资源是有限的，在原有数据链路上的资源用尽而需要增加新的资源时，只能重新设计硬件模块以增加各模块之间的传输链路；但是，新硬件模块的出现使得原有硬件的接口必须进行更新，这样无疑需要较长的设计周期，较高的设计成本，同时增加了系统内部接口的复杂性，并且也无法进行灵活升级。

发明内容

本发明所要解决的技术问题是提供一种用于通信系统的数据传输变换装置，在系统内部模块间使用该数据传输变换装置，可以简化模块间硬件接口设计，从而降低设计成本，并且还能灵活地提高数据传输速率。

为了解决上述技术问题，本发明提供了一种用于通信系统的数据传输变换装置，其特征在于：包括控制单元、地址发生器以及若干输入存储器和输出存储器，其中：

所述控制单元产生时钟信号和控制信号，分别输出到所述地址发生器和输入、输出存储器；

所述地址发生器产生每个输入存储器和输出存储器的读写地址并通过相互独立的读地址总线和写地址总线输出到各个输入、输出存储器；

所述输出存储器用于缓存本通信模块的输出数据，其输入端数据总线宽度等于该模块内使用的链路数目N，输出端数据总线宽度为1，并通过相互独立的读、写控制总线与所述控制单元相连；

所述输入存储器用于缓存本通信模块的输入数据，其输出端数据总线宽度等于该模块内使用的链路数目N，输入端数据总线宽度为1，并通过相互独立的读、写控制总线与所述控制单元相连。

进一步地，上述数据传输变换装置可具有以下特点：所述控制单元进一步包括逻辑控制电路、时钟电路和复位信号接口电路，该逻辑控制电路产生各输入、输出存储器的使能信号和读写数据所需的读、写使能信号，以及所述地址发生器的使能信号和输入/输出方向控制信号；该时钟电路由晶振电路和分频电路组成，分别输出读、写比特时钟信号到各输入、输出存储器和地址发生器，输出帧时钟信号到所述地址发生器；所述复位信号接口电路接收外部输入的复位信号，并向各输入、输出存储器和地址发生器输出复位信号。

进一步地，上述数据传输变换装置可具有以下特点：所述时钟电路输出到所述输出存储器的读比特时钟频率是写比特时钟的N倍，输出到所述输入存储器的写比特时钟频率是读比特时钟频率的N倍。

进一步地，上述数据传输变换装置可具有以下特点：所述地址发生器输出到所述输入、输出存储器的读、写地址总线均包括高位地址线和低位地址线，其内部包含使输出的读、写高位地址初始值不同且同步循环变换的逻辑电路，以及控制输出的读、写低位地址变化，使得写入的每一串行链路的数据帧可以按完整无误地读出的逻辑电路。

进一步地，上述数据传输变换装置可具有以下特点：地址发生器的逻辑电路控制实现所述地址发生器输出到所述输出存储器的写低位地址递增并用帧时钟清零，读低位地址按如下规则变化：(0、N、2N、......N*(M-1))、(1、N+1、2N+1、......N*(M-1)+1)、......(N-1、(N-1)+N、(N-1)+2N、MN-1)，并用帧时钟清零。

进一步地，上述数据传输变换装置可具有以下特点：地址发生器的逻辑电路控制实现所述地址发生器输出到所述输入存储器的读低位地址递增并用帧时钟清零，写低位地址按如下规则变化：(0、N、2N、......N*(M-1))、(1、N+1、2N+1、.......N*(M-1)+1)、......(N-1、(N-1)+N、(N-1)+2N、MN-1)，并用帧时钟清零。

进一步地，上述数据传输变换装置可具有以下特点：所述控制单元的时钟电路还包括一个触发器做的同步时序电路，该电路接受时钟电路产生的帧时钟和一高频时钟，得到一个窄脉冲信号作为新的帧时钟信号输出到所述地址发生器。

进一步地，上述数据传输变换装置可具有以下特点：所述控制单元的逻辑控制电路、地址发生器和分频电路均由可编程逻辑器件实现，该可编程逻辑器件是现场可编程门阵列。

进一步地，上述数据传输变换装置可具有以下特点：所述现场可编程门阵列采用美国赛灵斯公司Spartan2系列中的XC2S100E芯片，所述输入、输出存储器采用该芯片内部的随机存储器。

与现有技术相比，本发明用于通信系统的数据传输变换装置，具有以下优点：(1)本发明利用存储器相互独立的读、写控制线和读、写地址来改变读写数据的速率，实现模块间数据传输速率的提高而不需要更改模块间的硬件接口，降低了系统设备的成本，提高了系统可靠性；(2)由于本发明的逻辑结构由可编程逻辑器件设计实现，因此可以根据需求通过后台进行软件更新，实现不同速率的数据传输变换，方便灵活进行升级；(3)本发明中输入存储器和输出存储器提可使用XC2S100E芯片中自带的RAM，不仅读写速度快，而且还可节省大量的存储器资源。

附图说明

图1是本发明数据传输变换装置结构框图。

图2是本发明具体实施例多通道数据传输变换装置应用框图。

图3是本发明具体实施例中模块内串行链路数据格式图。

图4是本发明具体实施例中模块间串行链路数据格式图。

图5是本发明具体实施例中数据传输变换时序图。

具体实施方式

为深入了解本发明用于通信系统的数据传输变换装置，下面结合附图及具体实施例对本发明进行详细说明。

如图1所示，本实施例用于通信系统的数据传输变换装置由控制单元、地址发生器、若干输出存储器和输入存储器组成(图中只示出一个)。该控制单元包括有逻辑控制电路、时钟电路和复位信号接口电路，其中控制单元的逻辑控制电路、复位信号接口电路、地址发生器、输出存储器及输入存储器由可编程逻辑器件实现，如FPGA(现场可编程门阵列)等，本实施例采用美国赛灵斯(Xilinx)公司Spartan2系列中的XC2S100E芯片来实现，并且由于XC2S100E芯片上自带有RAM(随机存储器)，所以利用芯片上RAM实现输入存储器和输出存储器，不仅读写速度快，还可以节省大量的存储器资源。

时钟电路由晶振电路和分频电路组成(分频电路也由FPGA实现)，用于产生输入、输出存储器所需的读、写比特时钟，以及输出到地址发生器的读写比特时钟、帧时钟信号和输入/输出方向控制信号。逻辑控制电路用于配合时钟信号产生以下控制信号：输入、输出存储器的使能信号和读、写使能信号，地址发生器的使能信号和输入/输出方向控制信号。复位信号接口电路用于接收外部CPU输出到控制单元的复位信号，然后向各输入、输出存储器和地址发生器发出复位信号，当链路出现异常时对各个模块发起复位。

由于数据链路的读写地址在比特时钟的下降沿产生，所以帧时钟要避免在这个时候变化，如果发生同时变化，会出现地址数据的不稳定，造成读写存储器出错。在时钟电路输出的帧时钟和比特时钟不满足这个要求时，本实施例将高频时钟和帧时钟输入到一个触发器做的同步时序电路来获得一个窄脉冲，得到新的帧时钟送给地址发生器，以避开比特时钟的下降沿变化的时刻。

地址发生器通过两套相互独立的读地址总线、写地址总线分别与输入存储器和输出存储器相连接，并为每个输入存储器和输出存储器提供相互独立的写地址和读地址；控制单元通过输入/输出方向控制信号、帧时钟和比特时钟信号控制地址发生器的操作。地址发生器中要同时控制输入存储器和输出存储器两套地址，输入/输出方向控制信号是用来识别这两套地址的。

输出存储器用于缓存本模块输出的数据，其输入端口的数据总线宽度等于通信模块内使用的链路数目，输出端口的数据总线宽度为1，是模块间相互连接的数据通道。该输出存储器具有相互独立的读、写控制线及读、写地址总线，写地址总线分为高位地址A和低位地址B两部分，读地址总线分为高位地址C和低位地址D两部分，读写总线的高位地址A和C用于在输出存储器内的不同存储块间进行读写切换，同一时间写地址A和读地址C完全不同，如图2所示。控制单元通过相互独立的读使能信号、读比特时钟信号、写使能信号、写比特时钟信号控制输出存储器的读写操作。输出存储器有多个时，每一个的连接关系都是相同的。

输入存储器用于缓存本通信模块输入数据，其输入端口的数据总线宽度为1，是模块间相互连接的数据通道，输入端口的数据总线宽度等于通信模块内使用的链路数目。该输入存储器具有相互独立的读、写控制线及读、写地址总线，写地址总线分为高位地址A′和低位地址B′两部分，读地址总线分为高位地址C′和低位地址D′两部分，读写总线的高位地址A′和C′用于输入存储器内不同存储块间进行读、写切换；控制单元通过相互独立的读使能信号、读比特时钟信号、写使能信号、写比特时钟信号控制输入存储器的读写操作。输入存储器有多个时，每一个的连接关系都是相同的。

本实施例用于通信系统的数据传输变换装置的工作原理和工作过程如下，对于模块间数据输出是这样实现的：

控制单元输出复位信号、使能信号给输出存储器，启动该输出存储器；同时，对输出存储器的输入端口提供写使能信号和写比特时钟，对输出存储器的输出端口提供读使能信号和读比特时钟，如果输出存储器的输入端口有N条串行链路数据输入，每帧有M个比特，写比特时钟频率为X，读比特时钟频率为N·X。

控制单元产生复位信号，启动地址发生器；同时，产生写比特时钟、读比特时钟和帧时钟送给地址发生器，用于产生输出存储器的写地址和读地址。由于存储器不能对同一地址同时做读写操作，所以本实施例写、读总线的高位地址A和C分别用于输出存储器内地址空间的写、读切换，切换周期为帧时钟或其整数倍，读写高位地址的初始值不同，同步循环变换，从而保证同一时间写高位地址A和读高位地址C完全不同，读写操作不在同一存储块中进行，以避免冲突。

而写低位地址B和读低位地址D是受控的，其变化规则由控制单元和地址发生器提供。本实施例中，写低位地址B是顺序增加的，并用帧时钟清0；若有N条串行链路输入，则在输出存储器的输入端口按数据总线宽度为N、写低位地址(针对数据宽度为N的地址)递增的方式将数据写入输出存储器中。读低位地址D(针对数据宽度为1的地址)通过公知的逻辑电路实现以下变化规则：(0、N、2N、......N*(M-1))、(1、N+1、2N+1、......N*(M-1)+1)、......(N-1、(N-1)+N、(N-1)+2N、MN-1)，并在帧时钟到来时清0，在输出存储器的输出端口，以数据总线宽度为1、地址受控的方式将数据从输出存储器中读出，这样可以保证每帧数据的完整性，送给本通信模块以外的其他通信模块。

所述读、写操作是同步进行的，这是由于有效数据都是有帧格式，并带校验位，所以刚启动时会读出无用数据，但并不会影响数据处理。随后，就会按次序读到有用数据。

模块的数据输入是数据输出的逆过程。控制单元同样要送给输入存储器复位信号、使能信号、读写使能信号和读写比特时钟。读比特时钟频率为X，写比特时钟频率为N·X。同时，控制单元产生复位信号，启动地址发生器；同时，产生写、读比特时钟和帧时钟送给地址发生器，用于产生输入存储器的写地址和读地址。由于存储器不能对同一地址同时做读写操作，所以本实施例写、读总线的高位地址A′和C′分别用于输入存储器内地址空间的写、读切换，切换周期为帧时钟或其整数倍，保证同一时间写高位地址A′和读高位地址C′完全不同，读写操作不在同一存储块中进行，以避免冲突。而写低位地址B′和读低位地址D′是受控的，其变化规则由控制单元和地址发生器提供。

本实施例中，在输入存储器的输入端口，以数据总线宽度为1、写低位地址受控的方式将数据写入输入存储器中，写低位地址(针对数据宽度为1的地址)通过公知的逻辑电路实现以下变化规则：(0、N、2N、……、N*(M-1))、(1、N+1、2N+1、……、N*(M-1)+1)、(N-1、(N-1)+N、……、(N-1)+2N、MN-1)，用帧时钟清0。在输入存储器的输出端口，按数据总线宽度为N，读低位地址(针对数据宽度为N的地址)递增且用帧时钟清0的方式将数据从输入存储器中读出，送给通信模块内其他单元处理。

图2是一个应用实例，原系统内通信模块间连接了2M速率的串行数据通道(2MHW_TX、2MHW_RX)，总共有3组，分别与不同模块相连。由于数据业务的增加，使得模块内串行数据链路增加了一倍，通过使用本实施例数据传输变换装置，将通信模块内使用的链路数目设为2，可以在不改变模块间的硬件接口的情况下，将模块间的串行数据链路传输速率提高一倍，由原来的2M变为4M，当然数据传输量也可提高一倍。

图3表示通信模块内串行链路的数据格式。以2M数据链路为例，一帧中有32个时隙(TS)，每个时隙有8个比特，这样一帧中共有256个比特。图4表示模块间串行链路的数据格式。以4M数据链路为例，一帧中有64个时隙，每个时隙有8个比特，这样一帧中共有512个比特。该链路的帧格式相当于将两个2M数据帧组合起来。

图5表示数据传输变换装置的时序关系，以图2应用为例，控制单元输出帧时钟和读写比特时钟，地址发生器相应地输出读地址和写地址，送给输入、输出存储器，实现对数据的读、写操作。

由于本发明装置的逻辑控制部分由可编程逻辑器件实现，因此可根据需求更改逻辑设计，如通过更改分频电路得到不同的读写时钟频率，通过更改地址发生器实现不同的地址变化规则，从而实现不同速率的数据传输变换，方便地进行升级。

在实施例的基础上可以有其它变换，例如输出存储器的写低位地址B也可以是以偶数方式增加，而该读低位地址D相应按如下规则变化：(0、2N、4N、......2N*(M-1))、(2、2N+2、4N+4、......2N*(M-1)+2)、......(2N-2、(2N-2)+2N、(2N-2)+4N、2MN-2)；写低位地址B也可以奇数方式或其它方式变化，读低位地址D需要做针对性的变化，使得可以将写入的每一串行链路的数据帧按完整无误地读出即可。输入存储器的写低位地址和读低位地址的变化也是相似的，其写低位地址和读低位地址的变化也是要满足将写入的每一串行链路的数据帧按完整无误地读出即可。

Claims

1、一种用于通信系统的数据传输变换装置，其特征在于：包括控制单元、地址发生器以及若干输入存储器和输出存储器，其中：

2、根据权利要求1所述的数据传输变换装置，其特征在于：所述控制单元进一步包括逻辑控制电路、时钟电路和复位信号接口电路，该逻辑控制电路产生各输入、输出存储器的使能信号和读写数据所需的读、写使能信号，以及所述地址发生器的使能信号和输入/输出方向控制信号；该时钟电路由晶振电路和分频电路组成，分别输出读、写比特时钟信号到各输入、输出存储器和地址发生器，输出帧时钟信号到所述地址发生器；所述复位信号接口电路接收外部输入的复位信号，并向各输入、输出存储器和地址发生器输出复位信号。

3、根据权利要求2所述的数据传输变换装置，其特征在于：所述时钟电路输出到所述输出存储器的读比特时钟频率是写比特时钟的N倍，输出到所述输入存储器的写比特时钟频率是读比特时钟频率的N倍。

4、根据权利要求3所述的数据传输变换装置，其特征在于：所述地址发生器输出到所述输入、输出存储器的读、写地址总线均包括高位地址线和低位地址线，其内部包含使输出的读、写高位地址初始值不同且同步循环变换的逻辑电路，以及控制输出的读、写低位地址变化，使得写入的每一串行链路的数据帧可以按完整无误地读出的逻辑电路。

5、根据权利要求4所述的数据传输变换装置，其特征在于：所述地址发生器的逻辑电路控制实现所述地址发生器输出到所述输出存储器的写低位地址递增并用帧时钟清零，读低位地址按如下规则变化：(0、N、2N、......N*(M-1))、(1、N+1、2N+1、......N*(M-1)+1)、......(N-1、(N-1)+N、(N-1)+2N、MN-1)，并用帧时钟清零。

6、根据权利要求4所述的数据传输变换装置，其特征在于：所述地址发生器的逻辑电路控制实现所述地址发生器输出到所述输入存储器的读低位地址递增并用帧时钟清零，写低位地址按如下规则变化：(0、N、2N、......N*(M-1))、(1、N+1、2N+1、......N*(M-1)+1)、......(N-1、(N-1)+N、(N-1)+2N、MN-1)，并用帧时钟清零。

7、根据权利要求2所述的数据传输变换装置，其特征在于：所述控制单元的时钟电路还包括一个触发器做的同步时序电路，该电路接受时钟电路产生的帧时钟和一高频时钟，得到一个窄脉冲信号作为新的帧时钟信号输出到所述地址发生器。

8、根据权利要求2所述的数据传输变换装置，其特征在于：所述控制单元的逻辑控制电路、地址发生器和分频电路均由可编程逻辑器件实现，该可编程逻辑器件是现场可编程门阵列。

9、根据权利要求8所述的数据传输变换装置，其特征在于：所述现场可编程门阵列采用美国赛灵斯公司Spartan2系列中的XC2S100E芯片，所述输入、输出存储器采用该芯片内部的随机存储器。