CN104794087A - 一种多核处理器中处理单元接口电路 - Google Patents

Abstract

一种多核处理器中处理单元接口电路，内部由慢速访问模式单元、流水访问模式单元、DMA访问模式单元、功能控制寄存器和多个逻辑判断电路组成，通过对功能控制寄存器的设置，将处理单元对总线的访问分为三种访问模式，分别为慢速访问模式、流水访问模式、DMA访问模式，其中，流水访问模式和DMA访问模式，实现了处理单元在执行访问操作时，不必等到前一次访问结束再开始下一次访问操作，而是可以连续访问，在多核处理器中，每次访问等待时间为几十到上百个时钟周期，本发明涉及的多核处理器中处理单元接口，能够实现连续访问，大幅度缩短处理单元访问时间，提高处理器性能。

Description

一种多核处理器中处理单元接口电路

技术领域

本发明涉及一种多核处理器中处理单元接口电路，特别是针对二维网格(mesh)架构的多核处理器处理单元接口电路，属于计算机体系结构领域。

背景技术

多核处理器通过在多个处理器核(又被称为处理单元)上运行多个线程来挖掘并行性。二维网格(mesh)架构将片内处理单元连接成十字网格的形式，这种方法拓扑简单、寻径方便，而且可扩展性好，成为目前多核处理器设计的常用架构。多核处理器片内的处理单元，一般是微处理器和DSP引擎，它们作为成熟IP或者模块与片上总线连接，集成在芯片中。目前具有代表性的多核处理器有picochip公司的pc102、tiler公司的tile64和Coherent Logix公司的hx3100。这些产品内部的处理单元与片内总线的连接各有不同：

pc102：处理单元的读写信号直接与片内总线连接，属于紧耦合。处理单元通过简单读写操作与片外总线交互数据。对外每个读写周期需要2个时钟：在第一个时钟，将读写信息直接传递到目的地址；在第二个时钟，将数据读回，或者将数据写入目的地址。

tile64：处理单元与片内总线部分实现紧耦合。一方面，处理单元直接是将内部的寄存器映射到片内总线，利用总线通道将数据传递给目的处理单元内部的寄存器；另一方面，处理单元的读写操作根据目的不同，分成访问存储器、访问芯片输入/输出接口等几类，每一类访问需要将读写操作转换成数据包的形式，利用专用的总线层传递。

hx3100：在芯片中集成了100个处理单元。处理单元的读写操作，会转换成数据包的形式，利用片内总线传递。

从上述分析可知，目前的多核处理器，在处理单元与片内总线的连接上，有两种实现结构：第一种是处理单元将内部的寄存器映射到片内专用总线，通过专用总线，实现处理单元间内部寄存器数据的点对点传递，如pc102和tile64；第二种是将处理单元每次对外的读写操作转换成数据包，通过片内总线传递到目的地址，如tile64和hx3100。

但这两种设计方案，存在这明显的不足：对于第一种实现结构，缺乏数据访问的灵活性，每次访问需要事先规划传递路径；对于第二种实现结构，处理单元每次访问产生的数据包在总线中传递过程中，需要数十到上百个时钟的传递延时周期，必须在收到应答数据包后再开始新的数据访问。当访问频繁时，这部分耗时对处理器性能的影响将显著增加。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了一种多核处理器中处理单元接口电路，分别与多核处理器中集成的处理单元和片上网络总线相连，作为处理单元和片上网络总线传递信息的桥梁。处理单元接口内部主要由慢速访问模式单元、流水访问模式单元、DMA访问模式单元、功能控制寄存器和多个逻辑判断电路组成。实现处理单元对总线的访问控制，将访问分为三种访问模式，分别为慢速访问模式、流水访问模式、DMA访问模式，其中，慢速访问模式与传统的多核处理器中处理单元访问方式一致，处理单元每次访问产生的数据包在总线中传递过程中，需要数十到上百个时钟的传递延时周期，必须在收到应答数据包后才开始新的数据访问，流水访问是处理单元连续对片上网络总线进行对读操作或者写操作，在读写操作过程中，应答数据存储在专用缓存中，连续读写操作完毕才处理缓存中的数据，对于DMA访问模式，处理单元设置参数后，DMA访问模式单元自动产生对片上网络总线的访问数据包，并同时接收片上网络总线的应答数据包，直到DMA访问结束，本发明的处理单元接口优点是增加了流水访问模式和DMA访问模式，实现了处理单元每次访问产生的数据包在总线中传递过程中，不用在收到应答数据包后才开始新的数据访问，而是可以在发送数据包的同时接收数据包，降低处理单元访问时间，提高处理器性能。

本发明的技术解决方案是：一种多核处理器中处理单元接口电路，包括第一组合逻辑判断电路、功能控制寄存器、第二组合逻辑判断电路、慢速访问模式单元、流水访问模式单元、DMA访问模式单元和第三组合逻辑判断电路；

所述第一组合逻辑判断电路接收处理单元输出的读写操作信号，并根据读写操作信号中地址线将读写操作信号输出给功能控制寄存器或第二组合逻辑判断电路；所述读写操作信号包括数据线、地址线、读使能信号和写使能信号；

所述功能控制寄存器接收第一组合逻辑判断电路输出的读写操作信号，在读写操作信号中写使能信号线的触发下，读取读写操作信号中数据线的低3位数据，并输出到第二组合逻辑判断电路和第三组合逻辑判断电路；

所述慢速访问模式单元、流水访问模式单元和DMA访问模式单元分别实现处理单元对总线的慢速访问模式、流水访问模式和DMA访问模式；

第二组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，将接收到的第一组合逻辑判断电路输出的读写操作信号输出给慢速访问模式单元、流水访问模式单元或DMA访问模式单元；

第三组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，选择接收慢速访问模式单元、流水访问模式单元或DMA访问模式单元的总线操作信号，并将接收到的总线操作信号输出给片内总线网络。

所述第一组合逻辑判断电路接收处理单元输出的读写操作信号，并根据读写操作信号中地址线将读写操作信号输出给功能控制寄存器或第二组合逻辑判断电路；具体为：

当地址线指向的是功能控制寄存器时，将读写操作信号输出到功能控制寄存器，否则，将读写操作信号输出到第二组合逻辑判断电路。

所述第二组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，将接收到的第一组合逻辑判断电路输出的读写操作信号输出给慢速访问模式单元、流水访问模式单元或DMA访问模式单元；具体为：

功能控制寄存器的输出为3位信号线，从高位到低位为：位2、位1和位0；在功能控制寄存器这三位信号的控制下，第二组合逻辑判断电路将输入的第一组合逻辑判断电路输出，有选择地向三个不同的方向输出：位0为1时，选择向慢速访问模式单元输出；位1为1时，选择向流水访问模式单元输出；位2为1时，选择向DMA访问模式单元输出。

所述第三组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，选择接收慢速访问模式单元、流水访问模式单元或DMA访问模式单元的总线操作信号，具体为：

所述第三组合逻辑判断电路为双向选通控制电路，所述功能控制寄存器输入的控制信号为3位数据信号，从高位到低位为：位2、位1和位0；当位0为1时，第三组合逻辑判断电路选择接收慢速访问模式单元的34位的总线操作信号；位1为1时，第三组合逻辑判断电路选择接收流水访问模式单元的34位的总线操作信号；位2为1时，第三组合逻辑判断电路选择接收DMA访问模式单元的34位的总线操作信号。

所述慢速访问模式单元包括第一时序逻辑电路、第二时序逻辑电路、第一寄存器、第四组合逻辑判断电路和第三时序逻辑电路；

所述第一寄存器接收第二组合逻辑判断电路输出读写操作信号中的数据线和地址线；

所述第一时序逻辑电路接收第二组合逻辑判断电路输出的读使能信号和第一寄存器输出的地址线，输出34位数据线；

所述第二时序逻辑电路接收第二组合逻辑判断电路输出的写使能信号和第一寄存器寄存的地址线和数据线，输出34位数据线；

所述第四组合逻辑判断电路接收第一时序逻辑电路和第二时序逻辑电路的34位数据线，并在数据线最高位为‘1’时将数据输出给第三组合逻辑判断电路；

第三时序逻辑电路接收第三组合逻辑判断电路输出的34位总线信号，当最高位33位为‘1’时，输出34位总线信号中位31到位0。

所述流水访问模式单元包括第一缓存单元、第二缓存单元、第四时序逻辑电路、第五时序逻辑电路、第二寄存器、第五组合逻辑判断电路和第六时序逻辑电路；

所述第一缓存单元为FIFO结构，即先入先出结构，第一缓存单元缓存第二组合逻辑判断电路输出的读写操作信号，并将读使能信号输出给第四时序逻辑电路，将写使能信号输出给第五时序逻辑电路，将数据线和地址线输出给第二寄存器；

所述第四时序逻辑电路接收第一缓存单元输出的读使能信号和第二寄存器寄存的地址线，输出34位数据线；

所述第五时序逻辑电路接收第一缓存单元输出的写使能信号和第二寄存器寄存的地址线和数据线，输出34位数据线；

所述第五组合逻辑判断电路接收第四时序逻辑电路和第五时序逻辑电路的输出，并在数据线最高位为‘1’时将数据输出给第三组合逻辑判断电路；

所述第六时序逻辑电路接收第三组合逻辑判断电路输出的34位总线信号并输出；

所述第二缓存单元缓存第六时序逻辑电路输出的数据，第二缓存单元为FIFO结构，输出与处理单元读写操作信号中的数据输入线相连。

所述DMA访问模式单元包括第六组合逻辑判断电路、第一地址发生器、DMA控制寄存器、第二地址发生器、第七时序逻辑电路、第八时序逻辑电路、第七组合逻辑判断电路和第九时序逻辑电路；

所述第六组合逻辑判断电路接收第二组合逻辑判断电路输出的读写操作信号，并输出给第一地址发生器、DMA控制寄存器或第二地址发生器连接；

所述第一地址发生器接收第六组合逻辑判断电路输出的读写操作信号，计算当前地址和步长的和，并将计算结果作为外部存储器读写操作信号中的地址线；

DMA控制寄存器接收第六组合逻辑判断电路输入的读写操作信号并输出2位控制信号，位1输出到第七时序逻辑电路作为外部存储器读写操作信号中的写使能信号线；位0输出到第八时序逻辑电路作为外部存储器读写操作信号中的读使能信号线；

所述第二地址发生器接收第六组合逻辑判断电路输出的读写操作信号，计算当前地址和步长的和，并将计算结果作为地址线输出给第七时序逻辑电路和第八时序逻辑电路；

所述第七时序逻辑电路接收DMA控制寄存器输出的位1信号和第二地址发生器输出的地址线，输出34位数据线；

所述第八时序逻辑电路接收DMA控制寄存器输出的位0信号、第二地址发生器输出的地址线和外部存储器读写操作信号中的输入数据，输出34位数据线；

所述第七组合逻辑判断电路接收第七时序逻辑电路和第八时序逻辑电路输出的数据线，并在数据线最高位为‘1’时将数据线输出给第三组合逻辑判断电路；

所述第九时序逻辑电路接收第三组合逻辑判断电路输出的总线信号，输出与外部存储器读写操作信号中的数据输出线相连接。

本发明与现有技术相比的有益效果是：

(1)本发明处理单元接口模块与处理单元间通过简单的访问信号联系在一起，与处理单元之间的联系仅限于处理单元的数据输出线、地址线、读使能信号、写使能信号、数据输入线和外部数据准备好信号，处理单元接口模块独立于处理单元，在选用不同处理单元时，处理单元接口模块不会改动；

(2)本发明处理单元接口模块与片内网络总线间通过简单的访问信号联系在一起，与片内网络总线之间的联系仅限于总线输入数据线和总线数据线，处理单元接口模块独立于片内网络总线，片内网络总线改动时，不需要修改处理单元及处理单元接口模块；

(3)本发明处理单元接口模块通过DMA访问模式单元，具备DMA功能，实现了对外部存储器的快速自动访问，使得处理单元不用参与对外部存储器访问，提高了处理器性能；

(4)本发明处理单元接口模块通过流水访问单元，具备流水读访问功能，处理单元针对外部的读写操作，不必等到有应答信号返回才结束，接口模块缓存处理单元的操作，依次将处理单元的操作转换成数据包发送到片内总线上；并从片内总线中，依次将接收的应答数据包转换成应答信号后缓存，通过这种设计，缩短处理单元访问的平均延迟，实现了处理单元每次访问产生的数据包在总线中传递过程中，不用在收到应答数据包后才开始新的数据访问，可以在发送数据包的同时接收数据包，降低了处理单元访问时间，提高了处理器性能。

附图说明

图1为处理单元接口模块整体结构；

图2为慢速访问模式单元结构；

图3为流水访问模式单元结构；

图4为DMA访问模式单元结构。

具体实施方式

下面结合附图对本发明的具体实施方式进行进一步的详细描述。

针对二维网格(mesh)架构的多核处理器中，作为基本构成单元的处理单元的接口结构进行设计，使得接口模块达到下面的目的：

(1)接口模块独立于处理单元，与处理单元之间的联系仅限于处理单元的数据输出线、地址线、读使能信号、写使能信号、数据输入线和外部数据准备好信号。

(2)接口模块独立于片内网络总线，与片内网络总线之间的联系仅限于总线输入数据线和总线数据线线。

(3)接口模块具备将处理单元的访问操作转换成片内网络总线中传递数据包的能力；

(4)接口模块具备DMA功能，实现针对外部存储器之间数据的快速传递。

(5)接口模块具备流水访问功能。处理单元针对外部的读写操作，不必等到有应答信号返回才结束访问。接口模块首先缓存处理单元的操作，然后依次将处理单元的操作转换成数据包发送到片内总线上；同时从片内总线中，依次对接收到的应答数据包分析，从中提取出应答数据后写入缓存，供处理单元读取。

图1为处理单元接口模块整体结构设计图。图中，结构由第一组合逻辑判断电路、功能控制寄存器、第二组合逻辑判断电路、慢速访问模式单元、流水访问模式单元、DMA访问模式单元、第三组合逻辑判断电路组成。

第一组合逻辑判断电路输入为处理单元输出的读写操作信号包括数据输出线，地址线，读使能信号线，写使能信号线，输出分别与功能控制寄存器、第二组合逻辑判断电路连接。当地址线中的地址线指向的是功能控制寄存器时，将读写操作信号输出到功能控制寄存器，其它情况，将读写操作信号输出到第二组合逻辑判断电路。

功能控制寄存器输入为第一组合逻辑判断电路输出的读写操作信号；输出为3位控制信号，输出到第二组合逻辑判断电路和第三组合逻辑判断电路。功能是在读写操作信号中的写使能信号线的触发下(高电平有效)，寄存处理单元读写操作信号中的数据输出线低3位数据，并输出。

第二组合逻辑判断电路输入分别为第一组合逻辑判断电路的输出和功能控制寄存器的输出。功能控制寄存器的输出为3位信号线(从高位到低位为：位2、位1、位0)。在功能控制寄存器这三位信号的控制下，第二组合逻辑判断电路将输入的第一组合逻辑判断电路输出，有选择地向三个不同的方向输出。位0为1时，选择向慢速访问模式单元输出；位1为1时，选择向流水访问模式单元输出；位2为1时，选择向DMA访问模式单元输出；

慢速访问模式单元存在两组连接，一组为读写操作信号，与第二组合逻辑判断电路相连；另一组为34位的总线操作信号，与第三组合逻辑判断电路相连接。

流水访问模式单元存在两组连接，一组为读写操作信号，与第二组合逻辑判断电路相连，另一组为34位的总线操作信号，与第三组合逻辑判断电路相连接。

DMA访问模式单元存在三组连接，一组为读写操作信号，与第二组合逻辑判断电路相连；第二组为34位的总线操作信号，与第三组合逻辑判断电路相连接；第三组为外部存储器读写操作信号，作为处理单元接口模块对外接口信号之一。

第三组合逻辑判断电路双向选通控制电路。输入分别为功能控制寄存器的输出、慢速访问模式单元的输出、流水访问模式单元的输出、DMA访问模式单元的输出。输出作为与片内总线网络的接口信号，直接与片内总线网络相连。功能控制寄存器输入的3位数据信号为控制信号，当位0为1时，输出选择与慢速访问模式单元的34位的总线操作信号连接；位1为1时，输出选择与流水访问模式单元的34位的总线操作信号连接；位2为1时，输出选择与DMA访问模式单元的34位的总线操作信号连接。

图2为慢速访问模式单元结构设计图。单元由第一时序逻辑电路、第二时序逻辑电路、第一寄存器、第四组合逻辑判断电路、第三时序逻辑电路构成。单元有两组接口：一组与第二组合逻辑判断电路输出的读写操作信号相连接，另一组与第三组合逻辑判断电路相连接。

第二组合逻辑判断电路输出的读写操作信号在进入慢速访问模式单元后，其中的读使能信号与第一时序逻辑电路连接，写使能信号与第二时序逻辑电路连接，数据线和地址线输入到第一寄存器，输出连接到第一时序逻辑电路和第二时序逻辑电路。

第一时序逻辑电路负责针对处理单元读操作产生面向片上网络总线的数据包。电路输入为第二组合逻辑判断电路输出的读使能信号和第一寄存器寄存的地址线。电路输出为34位数据线，数据由高位到低位，位33为数据信息有效位，位32为包头标志位，位31到位0为32位数据。在输入的有效(高电平)读使能信号触发下，输出读操作相应数据包，数据包由2个数据组成：第一个时钟周期，数据线的位33和位32为二进制数‘11’，位31至位27为二进制数‘00001’；第二个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为第一寄存器寄存的地址线。

第二时序逻辑电路负责针对处理单元写操作产生面向片上网络总线的数据包。电路输入为第二组合逻辑判断电路输出的写使能信号和第一寄存器寄存的地址、数据信息。电路输出为34位数据线，数据由高位到低位，位33为数据信息有效位，位32为包头标志位，位31到位0为32位数据。在输入的有效(高电平)读使能信号触发下，输出写操作数据包，数据包由3个数据组成：第一个时钟周期，数据线的位33和位32为二进制数‘11’，位31至位27为二进制数‘00010’；第二个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为第一寄存器寄存的地址线；第三个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为第一寄存器寄存的数据信息。

第四组合逻辑判断电路输入分别为第一时序逻辑电路和第二时序逻辑电路的输出，输出与第三组合逻辑判断电路相连接。功能是无论是第一时序逻辑电路还是第二时序逻辑电路的输出，只要是它们输出的34位数据中的位33为‘1’(高电平)，就将此34位数据输出。

第三时序逻辑电路负责将片内网络总线中输入的读应答数据包解析，提炼出应答数据输出。电路的输入为第三组合逻辑判断电路输出的34位总线信号，输出与处理单元读写操作信号中的数据输入线。电路原理是：在检测到第三组合逻辑判断电路输出的34位总线信号位33和位32二进制数‘11’时，判断位31至位27是否为二进制数‘10001’，若是，则将接下来34位总线信号位33和位32二进制数为‘10’的数据中位31至位0输出。

图3为流水访问模式单元结构设计图。此单元有两组接口：一组与第二组合逻辑判断电路输出的读写操作信号相连接，另一组与第三组合逻辑判断电路相连接。整个单元主要由第一缓存单元、第二缓存单元、第四时序逻辑电路、第五时序逻辑电路、第二寄存器、第五组合逻辑判断电路、第六时序逻辑电路构成。

第一缓存单元缓存第二组合逻辑判断电路输出的读写操作信号，包括读使能信号、写使能信号、数据输出线、地址线。第一缓存单元为FIFO(先入先出)结构，输出中的读使能信号与第四时序逻辑电路连接，写使能信号与第五时序逻辑电路连接，数据线和地址线输入到第二寄存器。

第四时序逻辑电路负责产生针对片上网络总线的读功能数据包。电路输入为第一缓存单元输出的读使能信号和第二寄存器寄存的地址线。电路输出为34位数据线，位33为数据信息有效位，位32为包头标志位，位31到位0为32位数据。在输入的有效(高电平)读使能信号触发下，开始输出读功能数据包，数据包由2个数据组成：第一个时钟周期，数据线的位33和位32为二进制数‘11’，位31至位27为二进制数‘00001’；第二个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为第二寄存器寄存的地址线。

第五时序逻辑电路负责产生针对片上网络总线的写功能数据包。电路输入为第一缓存单元输出的写使能信号和第二寄存器寄存的地址、数据信息。电路输出为34位数据线，位33为数据信息有效位，位32为包头标志位，位31到位0为32位数据。在输入的有效(高电平)读使能信号触发下，开始输出读操作数据包，数据包由3个数据组成：第一个时钟周期，数据线的位33和位32为二进制数‘11’，位31至位27为二进制数‘00010’；第二个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为寄存器寄存的地址线；第三个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为第二寄存器寄存的数据信息。

第五组合逻辑判断电路输入分别为第四时序逻辑电路和第五时序逻辑电路的输出，输出与第三组合逻辑判断电路相连接。功能是：判断第四时序逻辑电路还是第五时序逻辑电路的输出，只要是它们输出的34位数据中的位33为‘1’(高电平)，就将此34位数据输出。

第六时序逻辑电路负责将片内网络总线中输入的读应答数据包解析，提炼出应答数据输出。电路的输入为第三组合逻辑判断电路输出的34位总线信号，输出与第二缓存单元相连接。电路原理是：在检测到第三组合逻辑判断电路输出的34位总线信号位33和位32二进制数‘11’时，判断位31至位27是否为二进制数‘10001’，若是，则将接下来34位总线信号位33和位32二进制数为‘10’的数据中位31至位0输出。

第二缓存单元缓存第六时序逻辑电路输出的32为数据，第二缓存单元为FIFO(先入先出)结构，输出与处理单元读写操作信号中的数据输入线相连。

图4为DMA访问模式单元结构设计图。此单元存在三组连接，第一组为读写操作信号，与第二组合逻辑判断电路相连；第二组为34位的总线操作信号，与第三组合逻辑判断电路相连接；第三组为外部存储器读写操作信号，作为处理单元接口模块对外接口信号之一。DMA访问模式单元由第六组合逻辑判断电路、第一地址发生器、DMA控制寄存器、第二地址发生器、第七时序逻辑电路、第八时序逻辑电路、第七组合逻辑判断电路、第九时序逻辑电路构成。

第六组合逻辑判断电路，输入为第二组合逻辑判断电路输出的读写操作信号，输出分别与第一地址发生器、DMA控制寄存器、第二地址发生器连接。组合逻辑电路功能是依据输入地址线中的地址线，判断是将读写操作信号输出到第一地址发生器或者DMA控制寄存器，还是第二地址发生器。当地址线中的地址线指向的是第一地址发生器时，将读写操作信号输出到第一地址发生器；当地址线中的地址线指向的是第二地址发生器时，将读写操作信号输出到第三地址发生器；当地址线中的地址线指向的是DMA控制寄存器时，将读写操作信号输出到DMA控制寄存器。

第一地址发生器输入为第六组合逻辑判断电路输出的读写操作信号。这些读写信号设置地址发生器的‘起始地址’，‘地址长度’和‘步长’参数。原理是重复计算当前地址和步长的和，并将结果作为地址输出。当前地址的初始值为‘起始地址’，在每次完成加法运算后，将加法运算结果替换当前数据。第一地址发生器输出作为外部存储器读写操作信号中的地址线。

DMA控制寄存器输入为第六组合逻辑判断电路输入的读写操作信号。输出为2位控制信号，位1输出到第七时序逻辑电路、并作为外部存储器读写操作信号中的写使能信号线；位0输出到第八时序逻辑电路、并作为外部存储器读写操作信号中的读使能信号线。功能是在读写操作信号中的写使能信号线的触发下(高电平有效)，寄存读写操作信号中的数据输出线中低2位数据，并输出。

第二地址发生器输入为第六组合逻辑判断电路输出的读写操作信号。这些读写信号设置地址发生器的‘起始地址’，‘地址长度’和‘步长’信息。原理是重复计算当前地址和步长的和，并将结果作为地址输出。当前地址的初始值为‘起始地址’，在每次完成加法运算后，将加法运算结果替换当前数据。第二地址发生器输出与第七时序逻辑电路、第八时序逻辑电路相连。

第七时序逻辑电路负责产生针对片上网络总线的读功能数据包。电路输入为DMA控制寄存器输出的位1信号和第二地址发生器输出的地址线。电路输出为34位数据线，由高位到低位，位33为数据信息有效位，位32为包头标志位，位31到位0为32位数据。在输入的有效(高电平)读使能信号触发下，开始输出读操作数据包，数据包由2个数据组成：第一个时钟周期，数据线的位33和位32为二进制数‘11’，位31至位27为二进制数‘00001’；第二个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为第二地址发生器输出的地址线。

第八时序逻辑电路负责产生针对片上网络总线的写功能数据包。电路输入为DMA控制寄存器输出的位0信号、第二地址发生器输出的地址线，和外部存储器读写操作信号中的输入数据。电路输出为34位数据线，位33为数据信息有效位，位32为包头标志位，位31到位0为32位数据。在输入的有效(高电平)读使能信号触发下，开始输出读操作数据包，数据包由3个数据组成：第一个时钟周期，数据线的位33和位32为二进制数‘11’，位31至位27为二进制数‘00010’；第二个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为第二地址发生器输出的地址线；第三个时钟周期，数据线的位33和位32为二进制数‘10’，其余32位数据为从外部存储器读写操作信号中采集的输入数据信息。

第七组合逻辑判断电路输入分别为第七时序逻辑电路和第八时序逻辑电路的输出，输出与第三组合逻辑判断电路相连接。功能是：判断第七时序逻辑电路和第八时序逻辑电路的输出，只要是它们输出的34位数据中的位33为‘1’(高电平)，就将此34位数据输出。

第九时序逻辑电路负责将片内网络总线中输入的读应答数据包解析，提炼出应答数据输出。电路的输入为第三组合逻辑判断电路输出的34位总线信号，输出与外部存储器读写操作信号中数据输出线相连接。电路原理是：在检测到第三组合逻辑判断电路输出的34位总线信号位33和位32二进制数‘11’时，判断位31至位27是否为二进制数‘10001’，若是，则将接下来34位总线信号位33和位32二进制数为‘10’的数据中位31至位0输出。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (7)

1.一种多核处理器中处理单元接口电路，其特征在于：包括第一组合逻辑判断电路、功能控制寄存器、第二组合逻辑判断电路、慢速访问模式单元、流水访问模式单元、DMA访问模式单元和第三组合逻辑判断电路；

所述第一组合逻辑判断电路接收处理单元输出的读写操作信号，并根据读写操作信号中地址线将读写操作信号输出给功能控制寄存器或第二组合逻辑判断电路；所述读写操作信号包括数据线、地址线、读使能信号和写使能信号；

所述功能控制寄存器接收第一组合逻辑判断电路输出的读写操作信号，在读写操作信号中写使能信号线的触发下，读取读写操作信号中数据线的低3位数据，并输出到第二组合逻辑判断电路和第三组合逻辑判断电路；

所述慢速访问模式单元、流水访问模式单元和DMA访问模式单元分别实现处理单元对总线的慢速访问模式、流水访问模式和DMA访问模式；

第二组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，将接收到的第一组合逻辑判断电路输出的读写操作信号输出给慢速访问模式单元、流水访问模式单元或DMA访问模式单元；

第三组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，选择接收慢速访问模式单元、流水访问模式单元或DMA访问模式单元的总线操作信号，并将接收到的总线操作信号输出给片内总线网络。

2.根据权利要求1所述的一种多核处理器中处理单元接口电路，其特征在于：所述第一组合逻辑判断电路接收处理单元输出的读写操作信号，并根据读写操作信号中地址线将读写操作信号输出给功能控制寄存器或第二组合逻辑判断电路；具体为：

当地址线指向的是功能控制寄存器时，将读写操作信号输出到功能控制寄存器，否则，将读写操作信号输出到第二组合逻辑判断电路。

3.根据权利要求1所述的一种多核处理器中处理单元接口电路，其特征在于：所述第二组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，将接收到的第一组合逻辑判断电路输出的读写操作信号输出给慢速访问模式单元、流水访问模式单元或DMA访问模式单元；具体为：

功能控制寄存器的输出为3位信号线，从高位到低位为：位2、位1和位0；在功能控制寄存器这三位信号的控制下，第二组合逻辑判断电路将输入的第一组合逻辑判断电路输出，有选择地向三个不同的方向输出：位0为1时，选择向慢速访问模式单元输出；位1为1时，选择向流水访问模式单元输出；位2为1时，选择向DMA访问模式单元输出。

4.根据权利要求1所述的一种多核处理器中处理单元接口电路，其特征在于：所述第三组合逻辑判断电路在功能控制寄存器输出控制信号的控制下，选择接收慢速访问模式单元、流水访问模式单元或DMA访问模式单元的总线操作信号，具体为：

所述第三组合逻辑判断电路为双向选通控制电路，所述功能控制寄存器输入的控制信号为3位数据信号，从高位到低位为：位2、位1和位0；当位0为1时，第三组合逻辑判断电路选择接收慢速访问模式单元的34位的总线操作信号；位1为1时，第三组合逻辑判断电路选择接收流水访问模式单元的34位的总线操作信号；位2为1时，第三组合逻辑判断电路选择接收DMA访问模式单元的34位的总线操作信号。

5.根据权利要求1所述的一种多核处理器中处理单元接口设计结构，其特征在于：所述慢速访问模式单元包括第一时序逻辑电路、第二时序逻辑电路、第一寄存器、第四组合逻辑判断电路和第三时序逻辑电路；

所述第一寄存器接收第二组合逻辑判断电路输出读写操作信号中的数据线和地址线；

所述第一时序逻辑电路接收第二组合逻辑判断电路输出的读使能信号和第一寄存器输出的地址线，输出34位数据线；

所述第二时序逻辑电路接收第二组合逻辑判断电路输出的写使能信号和第一寄存器寄存的地址线和数据线，输出34位数据线；

所述第四组合逻辑判断电路接收第一时序逻辑电路和第二时序逻辑电路的34位数据线，并在数据线最高位为‘1’时将数据输出给第三组合逻辑判断电路；

第三时序逻辑电路接收第三组合逻辑判断电路输出的34位总线信号，当最高位33位为‘1’时，输出34位总线信号中位31到位0。

6.根据权利要求1所述的一种多核处理器中处理单元接口设计结构，其特征在于：所述流水访问模式单元包括第一缓存单元、第二缓存单元、第四时序逻辑电路、第五时序逻辑电路、第二寄存器、第五组合逻辑判断电路和第六时序逻辑电路；

所述第一缓存单元为FIFO结构，即先入先出结构，第一缓存单元缓存第二组合逻辑判断电路输出的读写操作信号，并将读使能信号输出给第四时序逻辑电路，将写使能信号输出给第五时序逻辑电路，将数据线和地址线输出给第二寄存器；

所述第四时序逻辑电路接收第一缓存单元输出的读使能信号和第二寄存器寄存的地址线，输出34位数据线；

所述第五时序逻辑电路接收第一缓存单元输出的写使能信号和第二寄存器寄存的地址线和数据线，输出34位数据线；

所述第五组合逻辑判断电路接收第四时序逻辑电路和第五时序逻辑电路的输出，并在数据线最高位为‘1’时将数据输出给第三组合逻辑判断电路；

所述第六时序逻辑电路接收第三组合逻辑判断电路输出的34位总线信号并输出；

所述第二缓存单元缓存第六时序逻辑电路输出的数据，第二缓存单元为FIFO结构，输出与处理单元读写操作信号中的数据输入线相连。

7.根据权利要求1所述的一种多核处理器中处理单元接口设计结构，其特征在于：所述DMA访问模式单元包括第六组合逻辑判断电路、第一地址发生器、DMA控制寄存器、第二地址发生器、第七时序逻辑电路、第八时序逻辑电路、第七组合逻辑判断电路和第九时序逻辑电路；

所述第六组合逻辑判断电路接收第二组合逻辑判断电路输出的读写操作信号，并输出给第一地址发生器、DMA控制寄存器或第二地址发生器连接；

所述第一地址发生器接收第六组合逻辑判断电路输出的读写操作信号，计算当前地址和步长的和，并将计算结果作为外部存储器读写操作信号中的地址线；

DMA控制寄存器接收第六组合逻辑判断电路输入的读写操作信号并输出2位控制信号，位1输出到第七时序逻辑电路作为外部存储器读写操作信号中的写使能信号线；位0输出到第八时序逻辑电路作为外部存储器读写操作信号中的读使能信号线；

所述第二地址发生器接收第六组合逻辑判断电路输出的读写操作信号，计算当前地址和步长的和，并将计算结果作为地址线输出给第七时序逻辑电路和第八时序逻辑电路；

所述第七时序逻辑电路接收DMA控制寄存器输出的位1信号和第二地址发生器输出的地址线，输出34位数据线；

所述第八时序逻辑电路接收DMA控制寄存器输出的位0信号、第二地址发生器输出的地址线和外部存储器读写操作信号中的输入数据，输出34位数据线；

所述第七组合逻辑判断电路接收第七时序逻辑电路和第八时序逻辑电路输出的数据线，并在数据线最高位为‘1’时将数据线输出给第三组合逻辑判断电路；

所述第九时序逻辑电路接收第三组合逻辑判断电路输出的总线信号，输出与外部存储器读写操作信号中的数据输出线相连接。