CN101526924A - 一种优化数字信号处理芯片数据访问的方法 - Google Patents

Abstract

本发明提供一种优化数字信号处理芯片数据访问的方法，基于图像处理程序访问数据的顺序性和局部性，在DSP芯片的片上存储空间分配两个输入缓冲区——第一输入缓冲区A、第二输入缓冲区B和两个输出缓冲区——第一输出缓冲区C、第二输出缓冲区B，利用直接存储器访问(DMA)方式在缓冲区A和B之间、C和D之间实现数据的“乒乓操作”，从而使得程序访问图像数据时，只需要不断的从DSP芯片的片上存储空间的缓冲区中读取，而不需直接读取DSP芯片的片外存储空间的数据，避免了系统的长时间等待读写片外存储器数据现象的出现，克服了读写片外存储器速度慢的缺点，减少了系统的数据等待时间和Cache冲突产生的次数，从而大幅提高了系统的性能。

Description

一种优化数字信号处理芯片数据访问的方法

技术领域：

本发明涉及一种数据访问的方法，尤其是针对基于数字信号处理(DSP)芯片的实时图像处理系统提供的一种优化数字信号处理芯片数据访问的方法。

背景技术：

随着人们需求的不断提高，视频处理要求更高的分辨率、更快的运算速度，随之而来的问题是需要更高的算法实现效率以及更大视频数据的存储空间。尤其是对于高分辨率的图像，其本身数据量庞大，而DSP芯片的片上存储空间的资源又是有限的，所以必然无法将所有图像数据都存储在DSP芯片的片上空间，必须将大量的视频数据放在DSP芯片的片外存储空间上。这样就导致在系统运行时必须不断地重复如下操作：先将数据读入片内存储空间，然后才能进行数据处理，处理完成后又需要将数据写回片外存储空间。大量的读写操作导致系统浪费大量时间等待数据，从而大大降低了系统的性能。这一问题的主要原因与系统的存储结构密切相关。

目前，针对这个问题，许多DSP芯片中提供了两级高速缓存(Cache)结构，利用片上内存作为第二级缓存，从而提高访问片外存储空间中数据的速度。与不利用两级Cache结构、直接访问片外存储器相比，该方法确实令系统性能有所提高。但是，上述方法的效果依赖于数据的分布特性，当Cache中不包含所需的数据(即Cache无法命中)时，系统同样会浪费很多时间在数据的访问上。故采用两级Cache结构时，系统性能依旧不是非常理想。

发明内容

发明目的：

本发明的目的正是为了解决现有的图像处理系统的性能无法满足人们日益提高的需求的实际情况，针对现有一般技术的主要问题，克服两级Cache命中率不理想导致的数据等待时间过长、系统处理速度大打折扣的缺点。本发明根据图像数据处理的特点，提供了一种应用于实时图像处理系统中，优化数字信号处理芯片数据访问的方法。

技术方案：

在图像处理系统中，程序在执行和处理数据时通常存在着明显的顺序性、局部性和排他性，尤其是对于一些特定的算法，其数据访问特点具有特定的规律。本发明基于图像处理上述的特点，利用直接存储器访问(DMA)方式优化系统对数据访问的方法，从而减少CPU由于数据访问而被迫延时等待的几率和时间，采用以下技术方案：

本发明的优化数字信号处理芯片数据访问的方法，包括如下步骤：

A1、在DSP芯片的片外存储空间中，根据数据的分布特性将一幅待处理图像数据分成n个平均大小的数据块，n为自然数；

A2、在DSP芯片的片内存储空间内，根据A1步骤中所述待处理图像数据的数据块的大小开辟均等大小的第一输入缓冲区A、第二输入缓冲区B、第一输出缓冲区C和第二输出缓冲区D；

A3、利用DMA将DSP芯片的片外存储空间中的一个数据块传输到第一输入缓冲区A中；

A4、CPU处理第一输入缓冲区A中的数据块，处理完后将处理结果写入到第一输出缓冲区C中，DMA将第一输出缓冲区C中处理结果输出至DSP芯片的片外存储空间中；

A5、在A4步骤中，CPU处理第一输入缓冲区A中的数据块的同时，DMA将下一个数据块传输到第二输入缓冲区B中，当CPU处理完第一输入缓冲区A中的数据块后转向处理第二输入缓冲区B中的数据块时，第二输入缓冲区B中的数据已经全部准备好；

A6、CPU输入第二处理缓冲区B中的数据块，处理完后将处理结果写入到第二输出缓冲区D中，DMA将第二输出缓冲区C中处理结果输出至DSP芯片的片外存储空间中；；

A7、在CPU处理第二缓冲区B中的数据块的同时，DMA将下一个数据块传输到第一缓冲区A中，当CPU处理完第二缓冲区B中的数据块后转向处理第一缓冲区A中的数据块时，第一缓冲区A中的数据已经全部准备好；

A8、反复执行步骤A3-A7，直到待处理图像数据全部处理完成。

本发明的优化数字信号处理芯片数据访问的方法，在所述A1步骤中将一幅待处理图像分成n个处理块时，合理的分割原则如下：

(1)将图像分割成的待处理块的大小要满足除了读写数据所需的存储空间外，DSP芯片的片上存储空间的剩余容量要能够保证程序堆栈等存储区以及运行时存放代码的要求；

(2)根据DSP处理芯片的运行速度，当DSP芯片的运行处理速度较快，将待处理图像分成n个较大的待处理块；当DSP芯片的运行处理速度较慢，将待处理图像分成n个较小的待处理块，原则是不能出现CPU等待DMA搬移数据的现象。

如上所述，方法的主要特征在于：在DSP芯片的片上存储空间内实现一个“乒乓操作”，不断的交换片外和片内存储器的数据。从DSP芯片的处理器的角度来看，所有被访问的数据都是在DSP芯片的片上存储空间的。

技术效果：

首先，本发明基于图像处理程序访问数据的顺序性和局部性，利用DMA在DSP芯片的片上存储空间内实现数据的“乒乓操作”，从而使得程序访问图像数据时，只需要不断的从DSP芯片的片上存储空间的缓冲区中读取，而不需直接读取DSP芯片的片外存储空间的数据从而，避免了系统的长时间等待读写片外存储器数据现象的出现，克服了读写片外存储器速度慢的缺点，减少了系统的数据等待时间，大幅提高了系统的性能。

其次，通过利用本发明中方法，还可以在此基础上对一级Cache的性能实现进一步优化，减少Cache中突产生的次数，从而进一步提升系统性能。

理论分析和实际测试都显示，与现有的利用两级Cache结构的数据访问方式相比较，采用本发明所述方法，实时图像处理系统的处理速度更快、性能更优。

附图说明：

图1是TI公司DSP芯片两级Cache结构框图(以TI 6416为例)。

图中：101是增强的DMA通道连接到外部接口和总线；102是连接101和103的数据总线，一般其传输速度为2.4GB/s；103是二级高速缓存，104是一级程序高速缓存(L1PCache)；105是DSP芯片的中央处理器CPU；106是一级数据高速缓冲(L1D Cache)；107是数据总线其传输速度是9.6GB/s；108是连接104和105的数据总线其速度是19.2GB/s。

图2是图1两级Cache结构的工作流程框图，即现有一般方法的流程图。

图3是本发明方法中缓冲区工作结构框图。

图中：301是进行数据传送的DMA装置；302是在片上存储空间开辟的第一输入缓冲区A；303是在片上存储空间开辟的第二输入缓冲区B；304是DSP的处理模块，通常指CPU；305是在片上存储空间开辟的第一输出缓冲区C；306是在片上存储空间开辟的第二输出缓冲区D；307是将数据传送到片外存储空间的DMA装置。

图4是系统使用本发明方法运行的具体流程图。

具体实施方案：

下面结合附图对技术方案的实施作进一步的详细描述：

图1所示是TI公司采用的DSP芯片两级Cache结构，其数据访问方式如图2所示。图1中103所占用的就是片内存储空间。两级Cache结构使用方便，相比直接访问片外存储器，性能有很大的提升，但是其缺点是，不能对其进一步进行优化，故当此时系统性能仍然无法满足需求时，则不能再进行性能的提升。本发明的方法克服了上述缺点，能够使得系统性能在此基础上进一步获得提升，使用本发明的方法时不需要配置二级Cache，需要在片上存储空间开辟数据缓冲区，以存储片外数据，下面讨论本方法的具体实现：

本发明基于图像处理系统的特点，故首先分析程序在执行时数据的顺序性和局部性，在此基础上，综合考虑DSP片内存储空间的大小，以及CPU的处理速度将待处理图像分成多个待处理块。在分割多个处理块时，需要综合考虑下面几个要求：

B1.将图像分割成的待处理块的大小要适中，因为为了处理一块数据，相应的如果同时考虑读写，那么在片上存储空间需要的缓冲区大小是一个处理块的4倍，剩下的片上存储空间要能够保证程序堆栈等存储区以及运行时存放代码的要求；

B2.划分处理块有时还需考虑CPU的处理速度，因为不同的DSP处理芯片其运行速度不同，原则是不能出现CPU等待DMA搬移数据的现象，这一点也可以通过合理的分割处理块大小解决。

图像处理块的分割是实现本发明方法的基础，下面结合图，讨论本方案的具体实现。假设DSP系统需要对一幅图像进行处理，且图像数据保存在片外存储器上，此时DSP首先需要获得图像数据，处理完成后需要将处理结果写回，采用本方法，其结构如图3所示。从图中可以看到，处理程序直接从缓冲区中读取数据，而在处理程序的过程中，另一块缓冲区也开始填充数据。在处理完缓冲区数据后，程序转向另一块缓冲区前，另一块缓冲区的数据也已经准备完毕，如此往复，保证程序的顺利执行。

现结合图3、图4，说明方案具体步骤：

C1.首先，按照B1、B2所选择的缓冲区大小在片上存储空间内开辟四个缓冲区，分别为302、303、305和306，(其中302、303用于存储待处理图像数据，305、306用于存储程序处理的结果)，紧接着进行系统初始化(DMA设备初始化等)工作后；

C2.然后，先控制DMA将第一块待处理图像数据传送到缓冲区302，系统再开始处理；

C3.完成上述步骤后，CPU开始对缓冲区302的数据进行处理，同时，操作DMA将下一待处理数据块搬运至缓冲区303，以供CPU在下一阶段处理；

C4.CPU将处理结果写入缓冲区305，一旦写入操作完成，DMA将处理结果传送回片外存储器上；

C5.CPU处理完缓冲区302数据后，转向缓冲区303继续处理数据，与上述步骤C3类似，在CPU处理数据的同时，DMA将下一个待处理块搬运至缓冲区302，同样在得到处理结果后也将处理结果数据传送回片外存储器内；

C6.重复上述步骤C3-C5，直到数据处理结束，程序退出。

在上述步骤C3-C5中，由于DMA的操作不需要CPU的介入，故CPU进行的数据处理和DMA进行的数据搬移这两个工作是同时进行的。并且CPU从缓冲区302转换到303读取数据是一个平滑的过程，不会造成CPU延时等待。从CPU的角度出发，每次读取数据都是直接从片上存储空问，且中间缓冲区之间的过渡过程不会造成CPU的延时，故而数据访问的速度与传统方法相比获得提升。

上述过程阐述了应用本方法的一种情况，通过上述步骤，可以实现图3所示的乒乓操作结构，从而避免CPU直接从片外存储器访问数据的情况。在此基础上，若系统性能仍达不到需求，则可以继续优化一级Cache，减少Cache访问冲突的次数，以进一步提高系统性能。

本发明提供了一种在图像处理系统中，解决DSP片上内存空间不足的方法。通过合理的安排，可以使CPU无需花费很长的时间等待完成对片外存储区数据的访问，使DSP更高效地应用于图像处理系统中。以上详细说明了本发明方法在一种图像处理系统中的具体应用，但这不应被视为是对本发明范围的限制。本发明方法同时还可适用于其它需要处理较大数据的非图像处理系统。

Claims (2)

1、一种优化数字信号处理芯片数据访问的方法，其特征在于包括如下步骤：

A1、在DSP芯片的片外存储空间中，根据数据的分布特性将一幅待处理图像数据分成n个平均大小的数据块，n为自然数；

A2、在DSP芯片的片内存储空间内，根据A1步骤中所述待处理图像数据的数据块的大小开辟均等大小的第一输入缓冲区A、第二输入缓冲区B、第一输出缓冲区C和第二输出缓冲区D；

A3、利用DMA将DSP芯片的片外存储空间中的一个数据块传输到第一输入缓冲区A中；

A4、CPU处理第一输入缓冲区A中的数据块，处理完后将处理结果写入到第一输出缓冲区C中，DMA将第一输出缓冲区C中处理结果输出至DSP芯片的片外存储空间中；

A5、在A4步骤中，CPU处理第一输入缓冲区A中的数据块的同时，DMA将下一个数据块传输到第二输入缓冲区B中，当CPU处理完第一输入缓冲区A中的数据块后转向处理第二输入缓冲区B中的数据块时，第二输入缓冲区B中的数据已经全部准备好；

A6、CPU输入第二处理缓冲区B中的数据块，处理完后将处理结果写入到第二输出缓冲区D中，DMA将第二输出缓冲区C中处理结果输出至DSP芯片的片外存储空间中；；

A7、在CPU处理第二缓冲区B中的数据块的同时，DMA将下一个数据块传输到第一缓冲区A中，当CPU处理完第二缓冲区B中的数据块后转向处理第一缓冲区A中的数据块时，第一缓冲区A中的数据已经全部准备好；

A8、反复执行步骤A3-A7，直到待处理图像数据全部处理完成。

2、根据权利要求1中所述的优化数字信号处理芯片数据访问的方法，其特征在于，在所述A1步骤中将一幅待处理图像分成n个处理块时，合理的分割原则如下：

(1)将图像分割成的待处理块的大小要满足除了读写数据所需的存储空间外，DSP芯片的片上存储空间的剩余容量要能够保证程序堆栈等存储区以及运行时存放代码的要求；

(2)根据DSP处理芯片的运行速度，当DSP芯片的运行处理速度较快，将待处理图像分成n个较大的待处理块；当DSP芯片的运行处理速度较慢，将待处理图像分成n个较小的待处理块，原则是不能出现CPU等待DMA搬移数据的现象。

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