CN1722301A - 半导体存储装置 - Google Patents
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Abstract
本发明提供一种具有电路规模小、稳定进行动作的字线驱动电路的半导体存储装置。具有：向第1电位驱动字线信号(15)的第1驱动电路(11)；向第2电位驱动字线信号(15)的第2驱动电路(12)；向第3电位驱动字线信号(15)的第3驱动电路(13)；以及驱动控制电路(14)。驱动控制电路(14)在输入信号(16)为第1逻辑值时使第1驱动电路(11)进行动作，在输入信号(16)从第1逻辑值跃迁至第2逻辑值时使第2驱动电路(12)进行动作，在检测出向第2电位驱动了字线驱动信号(15)这一情况时使第3驱动电路(13)进行动作。
Description
技术领域
本发明涉及半导体存储装置，特别是涉及具有对存储单元进行访问的字线的驱动电路的半导体存储装置。
背景技术
在与字线正交的比特线的交点配置了存储单元的DRAM等半导体存储装置在各方面被广泛使用。在这样的半导体存储装置中，在字线复位时，抑制负电位的VBB电平的飘浮，降低存储单元等的漏泄电流的负字线方式是公知的，例如专利文献1所披露的。专利文献1的字线驱动器电路把字线提升到电位VSS(接地电位)之后，经过规定的延迟时间，再使其下降到比VSS低的VBB(负电位)。该规定的延迟时间由产生驱动字线的信号的信号产生电路中的延迟电路来生成。
还有，在字线复位时，与抑制VBB电平的飘浮相同，在字线激活时能抑制VPP电位的消耗。作为升压电源的VPP采用来自电源VDD的充电·泵送方式，在DRAM内部被生成，因而依赖于该电路的变换效率，对于VPP的消耗电流IVPP和VDD的消耗电流IVDD，IVPP＝α*IVDD(α为常数)的计算式成立，降低IVPP对于DRAM自身的消耗电流IVDD的降低具有很大的效果，这是公知的。
专利文献1：特开平10-241361号公报(图3，图5，图8)
发明内容
一旦把字线提升至GND(接地电位)电平之后，向VBB电平提升开始的定时对于抑制VBB电平的飘浮等的意义非常重要，如上所述，定时的控制由从使用了延迟元件(延迟电路)的信号产生电路(定时信号产生器)产生的信号来进行。此处，有多个信号产生电路散布在DRAM的芯片内部，从某些特定地点的定时信号产生器产生的控制信号不能对应依赖于电路的设计场所的时滞偏差。因此，在进行信号产生电路内的定时控制的场合，延迟元件对于各电路构成是必要的，从而导致了块大小的增大。
还有，对于DRAM的试验中使用得多的测试模式，有的场合使字线激活至正常动作时的数倍至数十倍。在这种场合，字线的下降时间(Fall时间)比通常的长，从GND至VBB的提升定时的切换也需要与激活的时间对应的控制。因此，需要准备定时信号产生器上的多个延迟元件，根据动作模式来切换延迟元件等，电路变得复杂了。
再有，如果存在电源VDD的电平变动的话，延迟元件的延迟时间就会变化，就有可能不能稳定控制提升开始的定时。
因而，本发明的目的在于提供具有电路规模小、稳定进行动作的字线驱动电路的半导体存储装置。
达到上述目的的本发明的一方面所涉及的半导体存储装置是具有由上升或下降中以2阶段进行变化的驱动电位来驱动字线的字线驱动电路的半导体存储装置。在该半导体存储装置中构成为，字线驱动电路具有检测字线的信号电平、输出检测结果的检测电路，根据检测电路的输出来控制字线的驱动定时。
也可以构成为，字线驱动电路从第1电位向第2电位驱动字线，检测电路检测向第2电位驱动了字线这一情况，根据检测电路的输出向第3电位驱动字线。
本发明的又一方面所涉及的半导体存储装置，具有：向第1电位驱动字线的第1驱动电路；向第2电位驱动字线的第2驱动电路；以及向第3电位驱动字线的第3驱动电路。还具有在输入信号为第1逻辑值时使第1驱动电路进行动作，在输入信号从第1逻辑值跃迁至第2逻辑值时使第2驱动电路进行动作，在检测出向第2电位驱动了字线这一情况时使第3驱动电路进行动作的驱动控制电路。
可以是，第2电位在第1电位和第3电位之间。
还有，可以是，第1电位是比驱动控制电路的电源电压高的电位，第2电位是驱动控制电路的接地电位，第3电位是比接地电位低的电位。
再有，可以是，第1电位是比驱动控制电路的接地电位低的电位，第2电位是驱动控制电路的电源电压的电位，第3电位是比电源电压高的电位。
还有，可以是，驱动控制电路具有检测向第2电位驱动了字线这一情况的逻辑电路，逻辑电路在驱动控制电路的电源电压下进行动作。
再有，可以是，第1驱动电路和第3驱动电路包括对输入信号的信号电平进行变换的电路。
本发明的再一方面所涉及的半导体存储装置，具有：向第1电位驱动字线的第1驱动电路；向第2电位驱动字线的第2驱动电路；向第3电位驱动字线的第3驱动电路；以及向第4电位驱动字线的第4驱动电路。还具有在输入信号为第1逻辑值时使第1驱动电路进行动作，在输入信号从第1逻辑值跃迁至第2逻辑值时使第2驱动电路进行动作，在检测出向第2电位驱动了字线这一情况时使第3驱动电路进行动作，在输入信号从第2逻辑值跃迁至第1逻辑值时使第4驱动电路进行动作，在检测出向第4电位驱动了字线这一情况时使第1驱动电路进行动作的驱动控制电路。
可以是，第1电位是比驱动控制电路的接地电位低的电位，第2电位是驱动控制电路的电源电压的电位，第3电位是比电源电压高的电位，第4电位是驱动控制电路的接地电位。
还有，可以是，驱动控制电路具有检测向第2电位驱动了字线这一情况的第1逻辑电路和检测向第4电位驱动了字线这一情况的第2逻辑电路，第1和第2逻辑电路在驱动控制电路的电源电压下进行动作。
再有，可以是，半导体存储装置为DRAM。
根据本发明，在字线驱动信号上升或下降时，在驱动控制电路中反馈字线驱动信号的信号电平，检测字线驱动信号自身的电平的变化，进行2阶段动作，依此进行控制。因此，不需要外部具有用于进行2阶段动作的控制电路及延迟元件，用简单的电路构成就能够实现。还有，也不需要用于进行2阶段动作的定时调整就可稳定进行动作。
附图说明
图1是表示本发明的实施方式所涉及的半导体存储装置的字线的驱动电路的框图。
图2是表示本发明的第1实施例所涉及的半导体存储装置的主要部分的电路图。
图3是表示本发明的第1实施例所涉及的半导体存储装置的字线的驱动电路的电路图。
图4是表示本发明的第1实施例所涉及的半导体存储装置的字线的驱动电路的定时图。
图5是表示本发明的第2实施例所涉及的半导体存储装置的字线的驱动电路的电路图。
图6是表示本发明的第2实施例所涉及的半导体存储装置的字线的驱动电路的定时图。
具体实施方式
图1表示本发明的实施方式所涉及的半导体存储装置的字线的驱动电路的框图。在图1中，半导体存储装置的字线的驱动电路具有：向第1电位驱动字线信号15的第1驱动电路11；向第2电位驱动字线信号15的第2驱动电路12；向第3电位驱动字线信号15的第3驱动电路13；以及驱动控制电路14。驱动控制电路14在输入信号16为第1逻辑值时使第1驱动电路11进行动作，在输入信号16从第1逻辑值跃迁至第2逻辑值时使第2驱动电路12进行动作，在检测出向第2电位驱动了字线驱动信号15这一情况时使第3驱动电路13进行动作。
字线的驱动电路按以上方式来构成，在字线驱动信号15上升或下降时，以第2电位和第3电位2阶段动作使电位变化。通过把字线驱动信号15的信号电平反馈至驱动控制电路14来进行该2阶段提升动作。因此，用字线驱动信号15自身的电平的变化来进行2阶段动作，不需要外部具有用于进行2阶段动作的控制电路及延迟元件。还有，也不需要用于进行2阶段动作的定时调整。
其次，根据实施例详细地说明具体电路的例子。图2是表示与作为与本发明有关系的主要部分的DRAM的字线驱动电路有关的电路框图。对于DRAM，芯片作为整体，分割为8，从而构成多个存储器块或群。分割为8的各块中分别含有相同构成的存储单元阵列40，在存储单元阵列40的两侧配置有子字驱动器30。沿着各存储单元阵列40的一端设有Y解码器YDEC，在与Y解码器YDEC正交的方向配置有X解码器XDEC。由从X解码器XDEC延伸到纵方向的未图示的子字线和从Y解码器YDEC延伸的Y选择线选择的存储单元被访问。
在图2中，定时信号产生器20输入DRAM上的低位地址选通(RAS)信号和低位地址信号，为访问规定的存储单元阵列40而向对应的字线驱动电路10输出信号IN1a(IN1b)。字线驱动电路10依据从定时信号产生器20输入的信号来驱动子字驱动器30。子字驱动器30与规定的存储单元阵列40连接，按照字线驱动电路10的输出信号OUT1a(OUT1b)来驱动存储单元阵列40中的存储单元。
在以上的构成中，字线驱动电路10在字线上升/下降(Rise/Fall)时进行控制，使输出信号(OUT1a，OUT1b)以2阶段进行电位变化。其次，详细说明字线驱动电路10。
图3是表示本发明的第1实施例所涉及的半导体存储装置的字线的驱动电路的电路图。在图3中，驱动电路具有N沟道FETQ1、Q2、Q7、Q8、Q11、Q12、Q14、Q15、P沟道FETQ3、Q4、Q5、Q6、Q9、Q10、Q13、反相器电路INV1、INV2、INV3、INV4、INV5、NAND电路NAND1、NAND2。
驱动电路的输入信号IN1被反相器电路INV1输入。反相器电路INV1的输出信号被供给FETQ2的栅极、反相器电路INV2的输入端、NAND电路NAND1的一输入端，NAND电路NAND2的一输入端。反相器电路INV2的输出端与FETQ1的栅极连接。
还有，驱动电路的输出信号OUT1被NAND电路NAND1的另一输入端输入，NAND电路NAND1的输出端与FETQ5的栅极、反相器电路INV3的输入端、NAND电路NAND2的另一输入端连接。NAND电路NAND2的输出端与反相器电路INV4的输入端连接，反相器电路INV4的输出端与FETQ10的栅极、反相器电路INV5的输入端连接。反相器电路INV5的输出端与FETQ9的栅极连接。
FETQ1、Q2、Q3、Q4构成电平变换电路21。FETQ1、Q2的源极接地。FETQ1的漏极、FETQ3的漏极和FETQ4的栅极连接，再与FETQ13的栅极连接。还有，FETQ2的漏极、FETQ4的漏极和FETQ3的栅极连接。再有，FETQ4和FETQ3的源极与电源VPP连接。
还有，FETQ5、Q6、Q7、Q8构成电平变换电路22。FETQ7、Q8的源极与电源VBB连接。FETQ7的漏极、FETQ5的漏极和FETQ8的栅极连接，再与FETQ14的栅极连接。还有，FETQ8的漏极、FETQ6的漏极和FETQ7的栅极连接。再有，FETQ5和FETQ6的源极与电源VDD连接。
再有，FETQ9、Q10、Q11、Q12构成电平变换电路23。FETQ11、Q12的源极与电源VBB连接。FETQ11的漏极、FETQ9的漏极和FETQ12的栅极连接，再与FETQ15的栅极连接。还有，FETQ12的漏极、FETQ10的漏极和FETQ11的栅极连接。再有，FETQ9和FETQ10的源极与电源VDD连接。
另一方面，FETQ13的源极与电源VPP连接，漏极与FETQ14的漏极、FETQ15的漏极连接，成为输出端子OUT1。FETQ14的源极接地，FETQ15的源极与电源VBB连接。
以上构成的驱动电路是由输入信号IN1来控制作为对字线的电压供给源的输出信号OUT1的电路，输入信号IN1是接地(GND)/VDD间的振幅，而输出信号OUT1为VBB(负电位)/VPP(字升压电位)间的振幅。为了该振幅变换，具有电平变换电路21、22、23和与各自的输出连接的FETQ13、Q14、Q15。电平变换电路21是VDD/VPP间的电平变换电路，电平变换电路22、23掌管GND/VBB间的电平变换。另一方面，输出信号OUT1被反馈到NAND电路NAND1，根据输出信号OUT1的电平状态(VPP或VBB)，NAND电路NAND1进行反相，依此进行动作。
其次，说明图3所示的驱动电路的动作。图4是表示本发明的第1实施例所涉及的半导体存储装置的字线的驱动电路的定时图。在采用了负字线方式的DRAM中，在预充电状态下，输入信号IN1固定在GND电平，输出信号OUT1固定在VBB电平(负电位)。从该状态接受激活指令等而激活DRAM的话，从芯片内部的定时信号产生器等产生了的输入信号IN1就跃迁至VDD电平。输入信号IN1是GND/VDD间的电平跃迁，而通过电平变换电路21、22、23的电平变换，输出信号OUT1就成为VBB/VPP间的电平跃迁。接受从输入信号IN1的GND向VDD的跃迁，与输出信号OUT1连接的各FETQ13、Q14、Q15的各栅极的信号PG11、NG11、NG12的电位如图3所示而进行变化，输出信号OUT1从VBB变化到VPP电平。输入信号IN1含有来自DRAM外部的地址信息，对DRAM内部的字线选择性地进行升压。
其次，DRAM从激活状态接受预充电指令的话，就使字线等回到复位状态。此时，一旦通过FETQ14把升压到了VPP电平的输出信号OUT1提升到GND电平附近，输出信号OUT1的电平低于NAND电路NAND1域值电位的话，就使FETQ14截止，同时使FETQ15导通，最终把输出信号OUT1提升到VBB电平。即，不是使充电到了VPP电平的电荷一口气向VBB电平放电，而是一旦向GND放电，就使变为了GND电平的信号OUT1下降至VBB电平的电位。这样就能抑制字线复位时的VBB电平的飘浮。
把电路构成做成以上说明了的驱动电路，就能依据一条输入信号线来驱动一条输出信号线(字线)。一般在有很多驱动电路散布在DRAM芯片内部的场合，复位时的2阶段提升的切换定时的设计性的时滞偏差就有可能产生，不过，根据实施例的驱动电路，用驱动电路自身来控制切换定时，因而不用时滞偏差的调整。还有，在DRAM所大量使用的测试方式等中，有从通常的数倍至数十倍的字线选择动作，不过，在该测试方式时，也不进行与各自的动作相合的定时调整就能确实进行2阶段提升动作的切换。而且，因为不使用延迟电路而控制切换定时，所以几乎不产生VDD的变动所引起的定时偏差。再有，向VBB或VPP的切换定时依据向字线的GND的下降或VDD的上升的定时来控制，因而即使存在VBB或VPP的电压变化，切换定时也不会变动。
实施例2
图5是表示本发明的第2实施例所涉及的半导体存储装置的字线的驱动电路的电路图。第2实施例的驱动电路与第1实施例的驱动电路相比，附加了电路，使得上升也进行2阶段动作。图5中与图3相同的符号表示同一物或相当物，省略说明。图5与图3相比，添加了FETQ16、NOR电路NOR1、NOR2、反相器电路INV6。
FETQ16的源极与VDD连接，漏极与FETQ13的漏极、FETQ14的漏极、FETQ15的漏极连接，产生驱动电路的输出信号OUT2。而且，FETQ16的漏极与NOR电路NOR1的一输入端连接。反相器电路INV1的输出与NOR电路NOR1的另一输入端、NOR电路NOR2的一输入端、NAND电路NAND2的一输入端连接。
NOR电路NOR1的输出与NOR电路NOR2的另一输入端连接，并通过信号NG23而与FETQ16的栅极连接。NOR电路NOR2的输出被反相器电路INV6输入，反相器电路INV6的输出被供给FETQ2的栅极、反相器电路INV2的输入端。
以上构成的图5的驱动电路在输出信号OUT2的复位侧(下降侧或Fall侧)的动作与实施例1相同，不过，在Rise侧(上升侧)设有FETQ16所构成的2阶段切换电路，向NOR电路NOR1反馈输出信号OUT2的电平，从而成为以2阶段进行输出信号OUT2的上升(Rise)动作的电路构成。
其次，说明图5所示的驱动电路的动作。图6是表示本发明的第2实施例所涉及的半导体存储装置的字线的驱动电路的定时图。
在DRAM的激活动作时，驱动电路接受输入信号IN2的上升，作为NOR电路NOR1的输出的信号NG23就会上升，通过源极与VDD连接的FETQ16，输出信号OUT2立刻向VDD-Vtn(Vtn是FETQ16的电压下降量)进行电位上升。接受该输出信号OUT2的电平，NOR电路NOR1就会反相，信号NG23下降，作为FETQ1的漏极的信号的信号PG21下降，输出信号OUT2通过导通了的FETQ13被升压到VPP电平。
图5所示的驱动电路能以输出信号OUT2的上升而进行以上动作，确实进行2阶段提升动作的切换。另外，输出信号OUT2的下降的动作与实施例1说明了的相同。
Claims (13)
1.一种半导体存储装置，具有由上升或下降中以2阶段进行变化的驱动电位来驱动字线的字线驱动电路，其特征在于构成为，
字线驱动电路具有检测字线的信号电平、输出检测结果的检测电路，根据所述检测电路的输出来控制字线的驱动定时。
2.根据权利要求1所述的半导体存储装置，其特征在于，
所述字线驱动电路从第1电位向第2电位驱动所述字线，
所述检测电路检测向所述第2电位驱动了所述字线这一情况，
根据所述检测电路的输出向第3电位驱动所述字线。
3.一种半导体存储装置，其特征在于具有：
向第1电位驱动字线的第1驱动电路；
向第2电位驱动所述字线的第2驱动电路；
向第3电位驱动所述字线的第3驱动电路；以及
在输入信号为第1逻辑值时使所述第1驱动电路进行动作，在所述输入信号从所述第1逻辑值跃迁至第2逻辑值时使所述第2驱动电路进行动作，在检测出向所述第2电位驱动了所述字线这一情况时使所述第3驱动电路进行动作的驱动控制电路。
4.根据权利要求2或3所述的半导体存储装置，其特征在于，所述第2电位在所述第1电位和所述第3电位之间。
5.根据权利要求2或3所述的半导体存储装置，其特征在于，所述第1电位是比所述驱动控制电路的电源电压高的电位，所述第2电位是所述驱动控制电路的接地电位，所述第3电位是比所述接地电位低的电位。
6.根据权利要求2或3所述的半导体存储装置，其特征在于，所述第1电位是比所述驱动控制电路的接地电位低的电位，所述第2电位是所述驱动控制电路的电源电压的电位，所述第3电位是比所述电源电压高的电位。
7.根据权利要求3所述的半导体存储装置，其特征在于，所述驱动控制电路具有检测向所述第2电位驱动了所述字线这一情况的逻辑电路，所述逻辑电路在所述驱动控制电路的电源电压下进行动作。
8.根据权利要求3所述的半导体存储装置，其特征在于，所述第1驱动电路和所述第3驱动电路包括对所述输入信号的信号电平进行变换的电路。
9.一种半导体存储装置，其特征在于具有：
向第1电位驱动字线的第1驱动电路；
向第2电位驱动字线的第2驱动电路；
向第3电位驱动字线的第3驱动电路；
向第4电位驱动字线的第4驱动电路；以及
在输入信号为第1逻辑值时使所述第1驱动电路进行动作，在所述输入信号从所述第1逻辑值跃迁至第2逻辑值时使所述第2驱动电路进行动作，在检测出向所述第2电位驱动了所述字线这一情况时使所述第3驱动电路进行动作，在所述输入信号从所述第2逻辑值跃迁至所述第1逻辑值时使所述第4驱动电路进行动作，在检测出向所述第4电位驱动了所述字线这一情况时使所述第1驱动电路进行动作的驱动控制电路。
10.根据权利要求9所述的半导体存储装置，其特征在于，所述第1电位是比所述驱动控制电路的接地电位低的电位，所述第2电位是所述驱动控制电路的电源电压的电位，所述第3电位是比所述电源电压高的电位，所述第4电位是所述驱动控制电路的接地电位。
11.根据权利要求9所述的半导体存储装置，其特征在于，所述驱动控制电路具有检测向所述第2电位驱动了所述字线这一情况的第1逻辑电路和检测向第4电位驱动了字线这一情况的第2逻辑电路，所述第1和第2逻辑电路在所述驱动控制电路的电源电压下进行动作。
12.根据权利要求9所述的半导体存储装置，其特征在于，所述第1驱动电路和所述第3驱动电路包括对所述输入信号的信号电平进行变换的电路。
13.根据权利要求1、2和9至12中任意一项所述的半导体存储装置，其特征在于，所述半导体存储装置为DRAM。
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| KR100980606B1 (ko) * | 2008-09-08 | 2010-09-07 | 주식회사 하이닉스반도체 | 워드라인 구동회로 및 구동방법 |
| JP2012190522A (ja) * | 2011-03-14 | 2012-10-04 | Elpida Memory Inc | 半導体装置 |
| US9183947B1 (en) * | 2014-04-16 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Detecting write disturb in multi-port memories |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5416747A (en) * | 1992-07-15 | 1995-05-16 | Kawasaki Steel Corporation | Semiconductor memory driven at low voltage |
| US5650976A (en) * | 1993-05-14 | 1997-07-22 | Micron Technology, Inc. | Dual strobed negative pumped wordlines for dynamic random access memories |
| JP3306682B2 (ja) * | 1993-08-18 | 2002-07-24 | 日本テキサス・インスツルメンツ株式会社 | 駆動回路 |
| JPH10241361A (ja) | 1997-02-25 | 1998-09-11 | Toshiba Corp | 半導体記憶装置 |
| JPH10247384A (ja) * | 1997-03-03 | 1998-09-14 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| US6111808A (en) * | 1998-03-02 | 2000-08-29 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device |
| US6628564B1 (en) * | 1998-06-29 | 2003-09-30 | Fujitsu Limited | Semiconductor memory device capable of driving non-selected word lines to first and second potentials |
| US6728257B1 (en) * | 1998-08-28 | 2004-04-27 | The Board Of Trustees Of The University Of Illinois | Fluid flow fair scheduling emulation in wireless shared channel packet communication network |
| KR100313787B1 (ko) * | 1999-12-30 | 2001-11-26 | 박종섭 | 반도체 메모리 장치의 워드라인 구동 회로 |
| KR100338772B1 (ko) * | 2000-03-10 | 2002-05-31 | 윤종용 | 바이어스 라인이 분리된 비휘발성 메모리 장치의 워드라인 드라이버 및 워드 라인 드라이빙 방법 |
| US6646949B1 (en) * | 2000-03-29 | 2003-11-11 | International Business Machines Corporation | Word line driver for dynamic random access memories |
| US6580658B1 (en) * | 2002-11-07 | 2003-06-17 | Ememory Technology Inc. | Method using a word line driver for driving a word line |
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