CN1720664B - 包含一和差调制器的锁相回路 - Google Patents

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Abstract

本发明系载明一具有一∑Δ调制器(11)的锁相回路。在该PLL之反馈路径中的一多模数除法器(9)系借助该∑Δ调制器(11)而致动，而该∑Δ调制器则是具有可以借助在拉普拉斯平面中(Laplaceplane)之一复数转移函数H(s)而描述的设计，其中，该转移函数系具有一复数共轭极点对。所建议的原则系允许在临界频率范围中之噪声的显著减少，也因此允许基于无线电规格而对传输屏蔽的遵守，甚至是在该PLL带宽与该调制带宽一样大的时候，也一样。

Description

包含一和差调制器的锁相回路
技术领域
本发明系相关于一种具有一∑Δ调制器(sigma-deltamodulator，和差调制器)的锁相回路，其系包括一相位比较器，具有两个输入端以及一输出端，一受控制振荡器，具有一被耦接至该相位比较器之该输出端的控制输入端，一分频器，具有一被耦接至该受控制振荡器之一输出端的信号输入端，具有一输出端，以及具有一用于预先选择该分频器之除法比例的控制输入端，以及该和差调制器，其系被连接至该分频器的该控制输入端。
背景技术
一般型态之锁相回路(phase locked loop，PLL)系载明于已出版之文件US 6,008,703之中，此文件系描述一频率合成器，而在其中，一∑Δ PLL则是被用以产生处于一已调制载频的信号，并且，此锁相回路，举例而言，如所指示文件中图2A所显示，系包括一具有一相位侦测器、一回路滤波器、以及一受控制振荡器的顺向路径，以及一经由一多模数除法器(multimodulus divider)而将该振荡器的输出耦接至该相位侦测器的反馈路径，而为了控制该多模数除法器，则是会提供一数字和差调制器，且其输入侧系同时会被供以有关该所需载波信号的信息，以及供以数字调制数据，此外，该已调制的输出信号系会被提供在该受控制振荡器的该输出端处。
在一一般型态之锁相回路中，该所需的频率调制乃会借助变化频率除法数值而加以执行，而如此的频率合成器则是会被使用在，举例而言，用于载频生产以及数字频率调制之现代的、数字的无线电系统之中。
当在规定、或设计如此之一锁相回路的尺寸时，对于用于该锁相回路之带宽的选择乃是特别的、相当的重要，因此，在此背景之下，其就必须要在电路的噪声特性以及该调制带宽之间发现一妥协方案，因此，一方面，该噪声系需要尽可能的低，以遵守在各种无线电规格中所规定的光谱传输屏蔽(spectral transmission masks)，而此则是需要选择一相对而言较小的回路带宽，但是，另一方面，此却是相反于传输已调制数据乃需要一大的带宽以用于在通讯技术中之现今应用的事实。
举例而言，欧洲通信标准“ETSI EN 300 175-2 V1.5.1(2001-02)DECT(Digital Enhanced Cordless Telecommunications，数字增强无线通信)CI(common interface，共享接口)PART 2：PhysicalLayer”系载明了不需要之无线电发射的限制，其中，第三以及第四相邻信道的最大功率水平系分别被限制为80nW以及40nW，举例而言，请参阅5.5节，24页。
一系统相关、占优势的噪声构件乃是透过该∑Δ调制器本身之量化噪声所加以产生，通常，该∑Δ调制器系会致动该多模数除法器，并且，在如此的操作中，乃会引起在整数除法比例(integer divisionratios)之间的随机转换，以获得会引起自该PLL产生该所需输出频率的除法比例的平均。
该已出版文件US 6,008,703(于最初所引用者)的图10A系显示一多模数除法器，且其系包括一包含复数个分频器级的串联电路，所以，在此例子中，该等分频器级的每一个系可以精准地在两个除法数值之间转换，以及可以借助除法数值2、或是借助除法数值3而除法输入频率，而如此的分频器级系亦称之为2/3分频器，其中，可以为了如此之一仅建构自2/3分频器级之多模数除法器而加以设定的除法数值的范围系可以依照下列规格的而加以决定：
N = N 0 + Σ i = 0 L - 1 c i · 2 i
其中，L系表示2/3除法器级的数量，以及N0系相等于2L。
致动如此之一多模数除法器的该∑Δ调制器系通常会在一“MASH”架构中执行，而在如此之一多级MASH调制器(multistage MASHmodulator)之中的一级(stage)则是，举例而言，显示在最初所描述之该已出版文件US 6,008,703的图8B之中，在此例子中，乃会提供一具有两个输入端以及一输出端的加总组件，且其中，一错误信号系会借助一反馈路径而被馈送回来，并且，在此配置之中，该错误信号的反馈通常会具有一延迟，而一具有MASH架构之多级∑Δ调制器则是在一方块图的帮助之下于图8A进行描述。
该∑Δ调制器乃会依照其关于该频带的噪声转移函数而除法该量化噪声的功率，
而该MASH结构的该噪声转移函数(noise transfer function，NTF)则是可以借助下列方程式而加以描述：
NTZ(z)＝(1-z-1)N
其中，N系代表该调制器的级数，在此例子中，该量化噪声乃会自较低的频率偏移至较高的频率，以及该多模数分频器借助该∑Δ调制器的致动乃会依照该量化噪声的光谱分布而引起该等除法数值的任意转换，而该除法因子的该任意转换则是会依次引起该频率随着时间的改变，以及因此，产生一“频率或相位干扰摆动”(FM或PM干扰摆动)，此在文献中亦称之为残余FM抖动(residual FMjitter)、或是相位噪声，另外，此干扰摆动的强度乃会决定该已频率调制、或是已相位调制之载波信号的信号对噪声比(SNR)，以及因此，乃会具有对于如此设计之一无线电接收器之效能的显著影响，举例而言，对于其范围。
在以US 6,008,703做为基础之该频率合成器的例子中，该等所解释的噪声范围即表示，该锁相回路的该带宽系会比实际用于传输该已调制数据所需的小上相当多，所以，为了补偿在该PLL中之该回路滤波器的结果频率响应，该待调制的数据乃会在被馈送至该∑Δ调制器之前，先被呈送至数字的预先补偿，而此则是牵涉到数字地产生高频构件。
此设计基本的缺点却是在，一方面，该数字补偿滤波器以及，另一方面，该模拟回路滤波器之间所需的非常准确匹配，这是因为，若是该控制回路的该带宽由于模拟影响，例如，制造容忍度、温度飘移、或成熟现象，而改变时，则该数字预先补偿(其在实际上未受制于这些影响)乃会产生太多、或是太少该等高频构件。
此外，用于补偿一已降低之回路带宽的另一个选择则是借助“双点调制(two-point modulation)”而加以提供，此乃会牵涉到在该锁相回路中，首先，在该分频器之上，以及其次，位在该振荡器输入端处之两个调制点的调制，而在此例子中，该PLL之该两个调制点的其中之一系会具有低通滤波器性质，以及另一个系会具有高通滤波器性质，所以，总体的结果将会是用于该调制数据的一固定转移函数，不过，在此例子中，同样地，也会产生在该模拟以及数字信号路径之间需要准确匹配的问题。
发明内容
本发明的一目的系在于载明一具有一∑Δ调制器的锁相回路，其系会提供一大的调制带宽，允许遵守如移动无线标准中所提供的频谱传输屏蔽，以及仍然避免在模拟以及数字电路部分之间误配的问题。
根据本发明的一种具有一和差调制器的锁相回路，具有：
-一相位比较器，具有两个输入端以及一输出端；
-一受控制振荡器，具有一耦接至该相位比较器之该输出端的控制输入端；
-一分频器具有一耦接至该受控制振荡器之一输出端的信号输入端，具有一输出端，以及具有一控制输入端，以用于预先选择该分频器的除法比例；以及
-该和差调制器，其系被连接至该分频器的该控制输入端，
其特征在于，
该和差调制器系包括一反馈路径，其系会将一加总组件的输出端耦接至该和差调制器的输入端，并且设计使得该代表该反馈路径之复数转移函数会具有在拉普拉斯平面中的至少一复数、非零极点对，其中在该和差调制器中的该反馈路径的该复数转移函数符合方程式：H(s)＝1/[s2(s+σ1+jω1)(s+σ1-jω1)]，其中ω1代表所要抑制的频率，而σ1代表在该频率的抑制量。
本发明系借助发展一具有一∑Δ调制器之一般型态锁相回路而加以达成，因而使得该∑Δ调制器系会包括一将一加总组件之输出端耦接至其输入端的反馈路径，并且，系加以设计为该代表该反馈路径之复数转移函数会具有在拉普拉斯平面(Laplace plane)中的一复数、非零(nonzero)极点(pole point)对。
在此例子中，该代表该反馈路径的该复数转移函数系亦可以包含复数个复数、、非零极点对。
该所描述之原则乃是以一∑Δ架构的“错误反馈拓朴(errorfeedback topology)”作为基础，而相较于如于最初所解释的一MASH结构，且其系依照其在该Laplace平面中的转移函数
H(s)＝1/s3
而在s＝0时具有一三极点，则该所建议的原则乃会牵涉到执行具有至少一复数共轭极点对的一转移函数，其中，有关该复数极点对之虚数以及实数部分的适当选择即表示，在确保遵守于无线电规格中所需要的该等频谱传输屏蔽方面并没有困难。
在该Laplace平面中所描述的复数转移函数H(s)系被用以决定该相关的噪声转移函数为
NTF(z)＝1-H(z)。
依照该所建议之原则而被插入之不同于零的该复数极对系使得在一临界频率范围中降低噪声成为可能，在此例子中，该额外的、复数极点对的虚数部分系会决定该中心频率错误，而同时，该实数部分则是会规定用于此中心频率错误之该噪声的抑制。
该所建议之架构系使得规定一噪声转移函数的尺寸成为可能，而该噪声转移函数则是可以为了该频谱传输屏蔽、并借助考虑该等范围而加以最佳化。
在该DECT(digital enhanced cordless telecommunication，数字增强无线通信)系统中，举例而言，通常，对于在4MHz至8MHz之频率间隔中之该频谱功率传输的范围，对于遵守而言是临界的，其系会依照该第三以及第四相邻信道，因为，首先，该∑Δ量化噪声仍然会大量地产生，并且，不会借助该回路滤波器而显著的衰减，以及其次，依照该等第三以及第四相邻信道，在该相邻信道中的该已传输功率系可以仅为80或40nW，此系在用于该DECT标准之该实体平面的ETSI(于最初所引用者)标准之中有所规定。
依照该所建议的原则，具有锁相回路的传输配置系可以加以提供，以用于产生已频率调制、或已相位调制的信号，或者，二者择一地，该所描述的锁相回路系可以被使用在一频率合成器之中，以用于提供一载频。
该所描述的原则系用以经由该锁相回路而传输该整个调制带宽，在此上下文之中，较具优势的是，该锁相回路的该带宽与该调制带宽一样大，因此，在该∑Δ PLL之该模拟锁相回路以及该数字信号处理部分之间，已知传输设计的高匹配范围系有可能加以避免。
总言之，为了允许大的锁相回路带宽，一∑Δ调制器系会被用来考虑该频谱传输屏蔽，所以，为了这个目的，正如所解释的，该所建议的原则系牵涉到一复数零点会被插入在该临界相邻信道中之该噪声转移函数之中，而该零点则可以造成在不管该较大之带宽的情形下对于该传输屏蔽的遵守。
依照本发明的一较佳实施例，以该Laplace变量s作为基础而加以描述的该复数转移函数H(s)乃会具有不仅该复数极点对，也具有数值s＝0的一双极点。
举例而言，较佳地是，该反馈路径的该复数转移函数系会满足
H ( s ) = 1 s 2 · ( s + σ 1 + j ω 1 ) · ( s + σ 2 - j ω 2 )
或者，更一般地：
H ( s ) = 1 Π i = 0 n ( s + σ i ± jω i )
其中，σi系小于或等于0，以及至少一σi系不同于0。
依照本发明原则的一另一较佳实施例，该分频器系为一“多模数除法器”的形式，举例而言，该多模数分频器系亦可以具有一自32至63的可调适除法数值范围，而此则是使得一另一频率范围可以借助具有一调制器的该锁相回路而加以覆盖。
依照本发明的一发展，一另一分频器系加以提供在该受控制振荡器的该输出端处，在此配置之中，该另一分频器乃会具有复数个输出端，而其每一个则是会提供相互相位偏移的信号。
在此例子中，该锁相回路的该输出端系会被形成在该另一分频器的该输出端之处，并非直接位在该受控制振荡器的该输出端之处，此外，该振荡器系会在对应于该另一分频器之该频率除法比例的一较高频率时进行振荡。
此外，较佳地是，具有一具有复数个输入端的多路复用器，在此例子中，该另一分频器的每一个输出端系在该多路复用器之上具有一相关联的输入端，并且，系会被连接于其上，而该多路复用器的该输出端则是会被连接至该多模数除法器的输入端。
依照该所建议的发展，该多模数除法器系会被供以来自该锁相回路之具有一可选择相位偏移的输出信号，此系会引起该除法器步骤尺寸ΔN相关于该输出频率而到达小于1之数值的一下降，即表示，该量化噪声乃是分布在一较小的频率范围，以及因此，会造成一下降的干扰摆动，此外，这也会造成用于遵守一移动无线电系统之该频谱传输屏蔽之选择的一另一改进。
较佳地是，该多路复用器的该控制输入端被连接至该∑Δ调制器，以用于预先选择该相位偏移。
较佳地是，该另一分频器系为一：2分频器的形式，在此例子中，该被提供在该受控制振荡器之该输出端处的该信号的频率系会对应于该锁相回路之该输出频率的两倍。
较佳地是，该另一分频器系具有四个输出端，以在相关于彼此的90°相位偏移之后，提供处于该锁相回路之该输出频率的信号，而此则是会使得该除法器步骤尺寸ΔN相关于该PLL的该输出频率而自1下降至0.25。
依照本发明的一另一较佳发展，该模数除法器系会包括一串联电路，该串联电路包含复数个2/3分频器级，而其则是可以分别在一频率除法比例2以及一频率除法比例3之间进行转换，在此例子中，该频率除法比例2系会对应于频率的一半，而该频率除法比例3则是表示该输入信号频率会被除以3。
较佳地是，该锁相回路包含一具有一下游回路滤波器的电荷泵电路，以将该相位比较器耦接至该受控制振荡器，在此例子中，较佳地是，该回路滤波器系加以设计为与该调制带宽相同的一回路带宽。
该所建议之原则的更进一步详细描述以及较具优势的改进则是附属权利要求的主题。
附图说明
本发明将以图式作为参考、并利用复数个示范性实施例而于之后有更详尽的解释，其中：
图1：其系显示根据本发明原则的一示范性实施例，一具有∑Δ调制器之锁相回路的一方块图；
图2：其系显示依照DECT规格之该传输屏蔽，以及依照该所建议原则以及习知技术之频率变量曲线的一图表，其中，该频谱功率密度相对于频率作图；以及
图3：其系显示在图1中所示之一第4级∑Δ调制器其利用在图2中所示之一噪声转移函数的一示范性实施例。
具体实施方式
图1系显示一锁相回路，具有一包括二输入端以及一输出端的相位比较器1，其中，该相位侦测器、或相位比较器1之该两个输入端的其中之一系可以具有连接至其的一参考频率产生器(未在此显示)，以传递一参考频率Fref，以及，该相位侦测器1的该输出端系会具有经由一电荷泵电路2以及一回路滤波器3而连接至其的一电压控制振荡器4，其中，该回路滤波器系为一低通滤波器的形式，并且，系会被连接至该电荷泵电路2的下游，再者，该电压控制振荡器4的输出端系具有一经由一：2分频器5而连接至其的4∶1多路复用器6，其中，该：2分频器5系具有四个输出端，而在该等输出端处则是有可能分接处于该锁相回路在四个不同相位中之该输出信号Fout的信号，且该分频器5之该四个输出端的其中之一系会经由一放大器7而形成该锁相回路的该输出8。
该分频器5的该四个输出端系会分别被连接至被配置在该锁相回路之一反馈回路中之该多路复用器6的一分别相关输入端，以及，该多路复用器6的输出端系会经由一多模数除法器9而被连接至该相位侦测器1的一另一输入端，其中，该多模数除法器9系包括一包含总共5个分频器级的串联电路，且每一个分频器级系加以设计为一2/3分频器，而在该2/3分频器之中，频率除法数值则是可以在以及3之间进行转换，并且，该等分频器级的控制输入端乃会加以结合而形成一程序化输入端(programming input)10，以用于该多模数除法器9，再者，于该程序化输入端10处，其系有可能可以在一介于32以及63之间的范围N之中设定该多模数除法器的该所需频率除法数值，并且，该程序化输入端10乃会被连接至一∑Δ调制器11，而该∑Δ调制器11的输出端则同样地连接有该多路复用器6的该控制输入端，且其乃是经由一控制单元12而连接至该输出端。
该∑Δ调制器11系包括一第一输入端13，以用于供给一信道字符，也就是说，有关该锁相回路待设定之信道的信息，以及一另一输入端14系被用以供给数字调制数据，其中，该两个输入端13、14系会被连接至彼此，以及系会在一加总组件15之中被连接至一反馈路径，而该反馈路径则是会将该加总组件15的输出经由一FIR滤波器16而送回该加总组件的一输入端，其中，该FIR滤波器系具有一复杂的转移函数H(z)，在拉普拉斯平面(Laplace plane)中，透过转换式子，该转移函数H(z)系可以借助下列式子而加以描述：
H = 1 s 2 · ( s + σ 1 + j ω 1 ) · ( s + σ 2 - j ω 2 )
在此例子中，该∑Δ调制器11的该噪声转移函数NTF乃是在该z平面中，决定自NTF(z)＝1-H(z)。
在所建议的∑Δ小数N PLL之中，该振荡器4系会于两倍该输出频率fout处振荡，且该振荡器4系受到一参考频率fref以及该多模数除法器9所提供之该已除法频率fdiv之间之一比较结果的控制，再者，于该锁相回路的顺向路径1，2，3，4，5之中，乃会具有一额外的分频器5，此系提供了在四个不同相位之中的该输出频率，而在该四个相位之间，则是有可能选择使用多路复用器6，再者，关于来自该PLL的该输出频率fout，一关于该除法比例之小于1的步骤尺寸ΔN系因此会被产生，而该所建议的PLL则允许不仅是在该参考频率fref，在本发明的例子中为40MHz，所规定之频率步骤之中，也允许在因子0.25所操控的步骤尺寸10MHz之中进行转换。
该较小的步骤尺寸即表示，实时频率乃会在一较小的频率范围内进行变化，因此，该量化噪声也是可以借助该除法器步骤减少的该因子而获得降低，再者，当使用四个不同相位时，正如在本发明的例子之中一样，该干扰摆动乃会借助该对应于在该12dB相位噪声中之一频谱减少的因子4而获得降低，此外，该∑Δ调制器11的该两个最不重要的位则是会被用于经由该控制单元12而致动该多路复用器6，并且，在该∑Δ调制器之中的五个另外的控制位则是会被用以程序化该多模数除法器9的该除法数值。
相较于转移函数在该Laplace平面中系为s＝0时之一三极点(triple pole point)的一习知MASH结构，该∑Δ调制器系会于所建议的例子中包含一已选择之极点复数共轭对
S1，2＝-σ1±jω1
因而使得该极点会处于需要借助该待遵守之频率屏蔽而被减少的该频率、或是该频率范围之中。
该新插入的复数极点系会显著地减少在该临界频率范围之中的噪声，在此例子中，该复数共轭极对s1，2的虚数部分ω1乃会决定该待降低的频率，而同时，该实数部分-σ1则是会规定在此频率的抑制量测。
该所建议的原则系相关于一传输器设计，其系具有用以产生已频率调制、及/或已相位调制之信号、或是使用作为一频率合成器的一高成度的频谱纯度，再者，由于该所建议之原则系允许该整个调制带宽经由该锁相回路而进行传输，因此，乃会根据考虑到该待遵守之频谱传输屏蔽的规定而使用一具有该噪声转移函数NTF(z)＝1-H(z)的∑Δ调制器11，所以，为了这个目的，正如所建议，一复数零点系会被插入在该临界相邻信道里的该噪声转移函数之中，并且，此系会造成对于该传输屏蔽的遵守，而不管该可获得之较大带宽。
在图1所显示之该示范性实施例的例子中，该具有一∑Δ调制器的锁相回路系加以设计为其可以被用于在一自1880MHz至1900MHz之频带中的该DECT系统，以及同时，用于在自2.4至2.48GHz之间之ISM频带中的WDCT，因此，为了这个目的，其系有可能借助一步骤尺寸0.25而在32以及63.75之间设定除法数值。
为了覆盖该两个频带，该PLL的一双频带延伸系可以包含一第二VCO、或是该振荡器4系可以配备有一可切换频带。
较具优势地是，该回路带宽系大到使得经由该数据输入端14的调制都成为可能。
图2系使用一半对数图来显示该频谱功率密度dB/Hz对该相关中心频率错误Hz的平面图，遵守该DECT规格的该传输屏蔽系借助一曲线图而加以表示，并被提供以参考符号20，另外，正如在最初所描述的，该可以利用一习知三级∑Δ-MASH调制器而获得的频率变量曲线系被提供以参考符号30，在此，其可以看出的是，该DECT屏蔽并无法遵守最理想的方式而位在一介于106至107Hz之间的频率范围之中，以及，参考符号40系指示可以利用在图1中所显示之根据本发明的配置而加以获得之该噪声转移函数的该变量曲线。
该依照所建议的原则而被插入该调制器之反馈路径之中的该复数共轭极点的较具优势效果系可以清楚地看出，此极点系会造成该已传输频谱噪声功率的一显著降低可以精确地在该临界频率范围之中获得，因此，该DECT屏蔽系可以没有问题的被遵守。
图3系使用一方块图来显示图1之该∑Δ调制器11的一示范性实施例，其乃是依照下列于Laplace平面中为有效之方式程序而加以执行：
H = 1 s 2 · ( s + σ 1 + j ω 1 ) · ( s + σ 2 - j ω 2 )
在图3中所显示之该第4级∑Δ调制器系具有一信号输入端41，一信号输出端42，以及一连接至该输出端42的错误反馈输入端43。
连接至该输入端41的是一第一加总组件44，其系具有三个输入端以及一输出端，该加总组件44的该输出端系会经由一1/z组件45以及一第二加总组件46而被连接至一信号方块47，而该信号方块则是会将该数字信号向右偏移两个位，接着，该方块47的输出系会形成该调制器的该输出42，该错误信号反馈输入43系会经由一1:z组件48而被连接至一节点K，以及一信号路径乃会自该节点K，经由一具有该因子K0之被提供以参考符号49的乘法器，而到达该第二加总组件46的一另一输入端，此外，该节点K系会经由一乘上因子K1的相乘组件50而被连接至该第一加总组件44的一输入端，该节点K也会经由一1/z组件51以及经由一乘上因子K2的乘法器52而被连接至该加总器44的一输入端，最后，该1/z组件51的该输出端系会经由一另一1/z组件53以及经由一与该因子3一起操作并具有该参考符号54的乘法器而被连接至该第一加总组件44，另外，在已经描述之图3中所显示的该信号图式系在于描述一∑Δ调制器11，而该调制器之已获得的噪声转移函数则是会以该所插入之复数共轭极点作为基础而对应于根据图2的该变量曲线40。

Claims (8)

1.一种具有一和差调制器(sigma-delta modulator)的锁相回路，具有：
-一相位比较器(1)，具有两个输入端以及一输出端；
-一受控制振荡器(4)，具有一耦接至该相位比较器(1)之该输出端的控制输入端；
-一分频器(9)具有一耦接至该受控制振荡器(4)之一输出端的信号输入端，具有一输出端，以及具有一控制输入端(10)，以用于预先选择该分频器(9)的除法比例；以及
-该和差调制器(11)，其系被连接至该分频器(9)的该控制输入端，
其特征在于，
该和差调制器(11)系包括一反馈路径(16)，其系会将一加总组件(15)的输出端耦接至该和差调制器的输入端，并且设计使得代表该反馈路径之复数转移函数会具有在拉普拉斯平面(Laplace plane)中的至少一复数、非零(nonzero)极点(pole point)对，其中在该和差调制器中的该反馈路径的该复数转移函数符合方程式：H(s)＝1/[s2(s+σ1+jω1)(s+σ1-jω1)]，其中ω1代表所要抑制的频率，而σ1代表在该频率的抑制量。
2.根据权利要求1所述的锁相回路，其特征在于，
以该Laplace变量s作为基础所描述的该复数转移函数H(s)系不仅具有该复数、非零极点对，也具有数值s＝0的至少一极点。
3.根据权利要求1所述的锁相回路，其特征在于，
该分频器(9)系为一多模数除法器的形式。
4.根据权利要求3所述的锁相回路，其特征在于，
-该受控制振荡器(4)的该输出端系具有一另一分频器(5)，其系包括复数个输出端，而其每一个则是会提供相互相位偏移的信号；以及
-具有一多路复用器(6)，其包括
复数个输入端，而每一个复数个输入端则是会相关于以及连接至该另一分频器(5)的复数个输出端，
一输出端，其连接至该多模数除法器(9)之该信号输入端，以 及
一控制输入端。
5.根据权利要求4所述的锁相回路，其特征在于，
该另一分频器(5)系为一除以二分频器(division-by-two frequency divider)的形式，因而使得被提供在该受控制振荡器之该输出端处之信号的频率(fvco)系会对应于输出频率(fout)的两倍。
6.根据权利要求5所述的锁相回路，其特征在于，
该另一分频器(5)系具有四个输出端，其系被设计来提供四个处于该锁相回路之输出频率的四个信号，而该等信号则是具有相对于彼此为90度的阶段相位偏移。
7.根据权利要求3至6任一项所述的锁相回路，其特征在于，
该多模数除法器(9)系包括一串联电路，且该串联电路系包含复数个2/3分频器级，及/或1/2/3分频器级，而所述级则是分别在一频率除法比例2以及一频率除法比例3之间、或是在一频率除法比例1、在一频率除法比例2、以及一频率除法比例3之间进行转换。
8.根据权利要求1任一项所述的锁相回路，其特征在于，
一包括一电荷泵电路(2)以及一回路滤波器(3)的串联电路系加以提供，以将该相位比较器(1)耦接至该受控制振荡器(4)的该控制输入端。 
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Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053720B2 (en) * 2002-11-01 2006-05-30 Broadcom Corporation Configurable voltage controlled oscillator system and method including dividing forming a portion of two or more divider paths
DE10257185B3 (de) * 2002-12-06 2004-02-05 Infineon Technologies Ag Phasenregelschleife mit Sigma-Delta-Modulator
DE102004006995B4 (de) * 2004-02-12 2007-05-31 Infineon Technologies Ag Digitaler Phasenregelkreis für Sub-µ-Technologien
US7405601B2 (en) * 2004-05-03 2008-07-29 Silicon Laboratories Inc. High-speed divider with pulse-width control
US20050266805A1 (en) * 2004-05-28 2005-12-01 Jensen Henrik T Digital delta sigma modulator and applications thereof
DE602005012562D1 (de) * 2004-08-06 2009-03-19 St Microelectronics Sa Frequenzsynthetiser Architektur
US7741918B1 (en) 2005-06-30 2010-06-22 Cypress Semiconductor Corporation System and method for an enhanced noise shaping for spread spectrum modulation
US7932787B1 (en) 2005-06-30 2011-04-26 Cypress Semiconductor Corporation Phase lock loop control system and method
US7813411B1 (en) 2005-06-30 2010-10-12 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer with high order accumulation for frequency profile generation
US7948327B1 (en) 2005-06-30 2011-05-24 Cypress Semiconductor Corporation Simplified phase lock loop control model system and method
US7912109B1 (en) 2005-06-30 2011-03-22 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer with first order accumulation for frequency profile generation
US8072277B1 (en) 2005-06-30 2011-12-06 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer
US8174326B1 (en) * 2005-06-30 2012-05-08 Cypress Semiconductor Corporation Phase lock loop control error selection system and method
US7701297B1 (en) 2005-06-30 2010-04-20 Cypress Semiconductor Corporation Spread spectrum frequency synthesizer with improved frequency shape by adjusting the length of a standard curve used for spread spectrum modulation
US7961059B1 (en) 2005-06-30 2011-06-14 Cypress Semiconductor Corporation Phase lock loop control system and method with non-consecutive feedback divide values
US7187313B1 (en) * 2005-10-31 2007-03-06 Mediatek Inc. Fractional-N frequency synthesizer with sigma-delta modulator for variable reference frequencies
DE102005060472B3 (de) 2005-12-17 2007-04-26 Atmel Germany Gmbh PLL-Frequenzgenerator
DE102005060470A1 (de) 2005-12-17 2007-06-21 Atmel Germany Gmbh PLL-Frequenzgenerator
US7680227B2 (en) * 2006-03-02 2010-03-16 Broadcom Corporation Method and system for filter calibration using fractional-N frequency synthesized signals
US7580498B2 (en) * 2006-05-18 2009-08-25 Via Technologies, Inc. Closed loop control system and method of dynamically changing the loop bandwidth
US7551009B2 (en) * 2007-02-28 2009-06-23 Silicon Laboratories Inc. High-speed divider with reduced power consumption
DE102007042070B3 (de) * 2007-09-05 2009-01-15 Texas Instruments Deutschland Gmbh Spread-Spectrum-Taktung in Fraktional-N-PLLs
US7538706B2 (en) * 2007-09-25 2009-05-26 Mediatek Inc. Mash modulator and frequency synthesizer using the same
US7746256B2 (en) 2007-10-05 2010-06-29 Infineon Technologies Ag Analog to digital conversion using irregular sampling
US7535393B1 (en) * 2007-10-24 2009-05-19 Infineon Technologies Ag Sampling error reduction in PWM-MASH converters
US7659842B2 (en) * 2007-10-24 2010-02-09 Infineon Technologies Ag Quantization error reduction in PWM full-MASH converters
US8024120B2 (en) * 2008-05-16 2011-09-20 Turner Larry A Complex phase locked loop
KR101575199B1 (ko) * 2009-03-04 2015-12-07 칭화대학교 분주 회로, 주파수 합성기 및 응용 회로
JP2010271091A (ja) * 2009-05-20 2010-12-02 Seiko Epson Corp 周波数測定装置
JP5517033B2 (ja) 2009-05-22 2014-06-11 セイコーエプソン株式会社 周波数測定装置
JP5440999B2 (ja) 2009-05-22 2014-03-12 セイコーエプソン株式会社 周波数測定装置
JP5582447B2 (ja) 2009-08-27 2014-09-03 セイコーエプソン株式会社 電気回路、同電気回路を備えたセンサーシステム、及び同電気回路を備えたセンサーデバイス
JP5815918B2 (ja) 2009-10-06 2015-11-17 セイコーエプソン株式会社 周波数測定方法、周波数測定装置及び周波数測定装置を備えた装置
JP5876975B2 (ja) 2009-10-08 2016-03-02 セイコーエプソン株式会社 周波数測定装置及び周波数測定装置における変速分周信号の生成方法
JP5883558B2 (ja) 2010-08-31 2016-03-15 セイコーエプソン株式会社 周波数測定装置及び電子機器
US8704532B2 (en) * 2010-12-14 2014-04-22 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for determining power supply noise in an integrated circuit
US8862648B2 (en) 2011-05-24 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fast filter calibration apparatus
WO2014104808A1 (ko) * 2012-12-28 2014-07-03 주식회사 실리콘웍스 차지 펌프 장치
KR102210324B1 (ko) 2014-12-03 2021-02-01 삼성전자주식회사 디지털 위상 고정 루프 및 그 동작방법
CN106788407B (zh) * 2016-12-05 2018-10-19 清华大学 一种支持多协议的锁相环
CN108736894B (zh) * 2017-04-18 2021-08-06 博通集成电路（上海）股份有限公司 分数n频率合成器及其方法
CN109995360B (zh) * 2018-01-02 2023-04-14 珠海全志科技股份有限公司 抑制扰动的锁相环
CN110504962B (zh) * 2019-07-17 2023-04-28 晶晨半导体(上海)股份有限公司 数字补偿模拟小数分频锁相环及控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2252879A (en) * 1988-04-15 1992-08-19 Racal Res Ltd Frequency synthesisers
US6008703A (en) * 1997-01-31 1999-12-28 Massachusetts Institute Of Technology Digital compensation for wideband modulation of a phase locked loop frequency synthesizer

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747406A (en) * 1997-01-10 1998-05-05 Union Carbide Chemicals & Plastics Technology Corporation Catalyst composition for the production of olefin polymers
DE69826835T2 (de) 1998-05-29 2006-02-23 Motorola Semiconducteurs S.A. Frequenzsynthetisierer
US6424192B1 (en) 1998-07-24 2002-07-23 Gct Semiconductor, Inc. Phase lock loop (PLL) apparatus and method
JP4181715B2 (ja) 1999-12-17 2008-11-19 キヤノン株式会社 周波数シンセサイザ
US6941330B2 (en) * 2000-09-27 2005-09-06 Hughes Electronics Corporation Feed forward sigma delta interpolator for use in a fractional-N synthesizer
KR100346839B1 (ko) * 2000-10-10 2002-08-03 삼성전자 주식회사 시그마-델타 변조기를 이용한 분수-ｎ 주파수 합성 장치및 그 방법
DE10257185B3 (de) * 2002-12-06 2004-02-05 Infineon Technologies Ag Phasenregelschleife mit Sigma-Delta-Modulator

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2252879A (en) * 1988-04-15 1992-08-19 Racal Res Ltd Frequency synthesisers
US6008703A (en) * 1997-01-31 1999-12-28 Massachusetts Institute Of Technology Digital compensation for wideband modulation of a phase locked loop frequency synthesizer

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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DE10257185B3 (de) 2004-02-05
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