CN1707766A - 防止半导体组件引脚焊接短路的方法 - Google Patents

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Abstract

一种防止半导体组件引脚焊接短路的方法包括：设置一接触区，该引脚是焊接在该接触区；设置一位于该接触区外围的焊接区，以提供一焊料在该焊接区而将该引脚焊接在该接触区；以及设置一位于该焊接区外围的阻焊区，以提供一阻焊剂覆盖在其上；当焊接该引脚时，焊料受到该阻焊区中的阻焊剂的阻挡，可防止该引脚因溢锡所产生的短路现象，从而避免了烧毁该半导体组件甚至该电路板情况的发生。

Description

防止半导体组件引脚焊接短路的方法
技术领域
本发明是关于一种焊接方法，特别是关于一种防止半导体组件引脚焊接短路的方法。
背景技术
随着科学技术快速发展，半导体组件的功能日益强大，体积却不断减小，从而使得半导体组件的引脚数量大大增加，引脚之间的距离越来越小，引脚的密度越来越大。
然而，在现有技术中，将半导体组件的引脚焊接在电路板上时，并未采取适当的保护措施，防止该引脚之间因在焊锡过程中发生溢锡，导致引脚之间电性导通，进而使该半导体组件发生短路，情况严重时会造成电路板的烧毁。
请参阅图1，针通孔式(Pin Through Hole；PTH)封装半导体组件100包括多条引脚120，其中所述的针通孔式封装半导体组件可包括双列直插式封装(Dual In-line Package；DIP)组件，紧缩双列直插式封装(ShrinkDIP；SDIP)组件，薄膜双列直插式封装(Skinny DIP；SK-DIP)组件，单列直插式封装(Single In-line Package；SIP)组件，交叉引脚封装(Zig-ZagIn-line Package；ZIP)组件，以及针型栅格阵列(Pin Grid Array；PGA)封装组件。该半导体组件100是借由其多条引脚120插接在一电路板110上对应的插接孔130内，再进行焊锡，将半导体组件100安装在该电路板110上。然而，在焊接的过程中，焊锡140极易沿着图中所示M方向，自该插接孔130上升至该电路板110表面，从而发生溢锡现象。相邻引脚120溢出来的焊锡一旦互相导通，会造成该半导体组件100的短路。
请参阅图2及图3，表面贴装(Surface Mount Technology；SMT)封装半导体组件200包括多条引脚220，其中所述的表面内贴装式封装半导体组件可包括小型化封装(Small Out-line Package；SOP)组件，四方扁平封装(Quad Flat Package；QFP)组件，无引线芯片载体封装(Leadless Chip carrier；LCC)组件，塑料无引线芯片载体封装(PlasticLeadless Chip Carrier；PLCC)组件，小外形J引线封装(Small Out-LineJ-Lead；SOJ)组件，球栅阵列封装(Ball Grid Array；BGA)组件，带式自动贴装(Tape Automated Bonding；TAB)组件，以及芯片级封装(ChipScale Package；CSP)组件。该半导体组件200是借由多条焊锡240将该半导体组件200的多条引脚220焊接至一电路板210上。然而，由于该多条引脚220之间的间距较小，极易使得相邻引脚220之间发生溢锡，从而造成该相邻引脚220互相导通而短路。请参阅图4，图中焊接在电路板310上的球栅阵列封装半导体组件300的锡球340也极易发生溢锡现象；即使如图5中所示，在该电路板310上设置多条焊垫310也无法有效避免溢锡现象的发生。
因此，开发出一种可有效防止半导体组件引脚焊接短路的方法，成为目前亟待解决的问题。
发明内容
为克服上述现有技术的缺点，本发明的目的是提供一种可有效防止半导体组件引脚焊接短路的方法。
本发明是一种防止半导体组件引脚焊接短路的方法，所述的引脚是焊接在一电路板上，该方法包括：设置一接触区，所述的引脚是焊接在该接触区；设置一焊接区，该焊接区是位于该接触区外围，以提供一焊料将所述的引脚焊接在该接触区；以及设置一阻焊区，该阻焊区是位于该焊接区外围，以提供一阻焊剂覆盖在其上。其中，该接触区、焊接区以及阻焊区分别为圆形、矩形的几何图形或其它不同的几何图形。该焊料是锡料，该阻焊剂是白漆或绿漆。该阻焊剂是借由选自喷涂，涂覆，印刷中的任意一种方式覆盖在该阻焊区上。该半导体组件是针通孔式(Pin Through Hole；PTH)封装半导体组件，可为双列直插式封装(Dual In-line Package；DIP)组件，紧缩双列直插式封装(ShrinkDIP；SDIP)组件，薄膜双列直插式封装(Skinny DIP；SK-DIP)组件，单列式封装(Single In-line Package；SIP)组件，交叉引脚封装(Zig-ZagIn-line Package；ZIP)组件，以及针型栅格阵列(Pin Grid Array；PGA)封装组件中的任意一个。该半导体组件也可以是表面贴装(SurfaceMount Technology；SMT)封装半导体组件，可以是小型化封装(SmallOut-line Package；SOP)组件，四方扁平封装(Quad Flat Package；QFP)组件，塑料无引线芯片载体封装(Plastic Leadless Chip Carrier；PLCC)组件，无引线芯片载体封装(Leadless Chip carrier；LCC)组件，小外形J引线封装(Small Out-Line J-Lead；SOJ)组件，球栅阵列封装(Ball GridArray；BGA)组件，带式自动贴装(Tape Automated Bonding；TAB)组件，以及芯片级封装(Chip Scale Package；CSP)组件中的任意一个。
当本发明防止半导体组件引脚焊接短路的方法中该半导体组件是针通孔式封装半导体组件时，防止半导体组件引脚焊接短路的方法包括：所述的引脚是焊接在一电路板上，该电路板上设有与该引脚对应的插接孔；在该半导体组件至少局部的引脚上设置一阻焊区，以提供一阻焊剂覆盖在其上；以及将该半导体组件的引脚插接在该电路板的插接孔内，使得至少有部分阻焊区位于该电路板的表面上方。其中，该阻焊剂是设置在该半导体组件至少局部的每一引脚上；或以间隔的方式设置在该半导体组件至少局部的引脚上。将该半导体组件的引脚插接在该电路板的插接孔内，使得该阻焊区的下边缘与该电路板的表面平齐；或使得该阻焊区的下边缘稍低于电路板的表面。
本发明防止半导体组件引脚焊接短路的方法具有实施简单、实施成本低以及适合大规模生产的优点，有效防止半导体组件引脚焊接短路。
附图说明
图1至图5是现有半导体组件引脚焊接示意图；
图6是本发明防止半导体组件引脚焊接短路的方法实施例1的示意图；
图7是本发明防止半导体组件引脚焊接短路的方法实施例2的示意图；
图8至图10是本发明防止半导体组件引脚焊接短路方法的实施例3的示意图；以及
图11是本发明防止半导体组件引脚焊接短路的方法实施例4的示意图。
具体实施方式
为简单且清楚地显示本发明半导体组件结构的特征所在，本发明的附图仅显示其中重要组件的示意图；在实际应用中，该组件的形状及连接方式较为复杂，相关组件的数量也可随不同型号的封装件而有所差异。
实施例1
请参阅图6，本发明防止半导体组件引脚焊接短路的方法实施例1包括在一电路板10上要焊接半导体组件引脚(图未示)的位置自内而外设置一接触区12、一焊接区14以及一阻焊区16。上述半导体组件可以是针通孔式(Pin Through Hole；PTH)封装半导体组件，包括双列直插式封装(Dual In-line Package；DIP)组件、紧缩双列直插式封装(ShrinkDIP；SDIP)组件、薄膜双列直插式封装(Skinny DIP；SK-DIP)组件、单列式封装(Single In-line Package；SIP)组件、交叉引脚封装(Zig-ZagIn-line Package；ZIP)组件以及针型栅格阵列(Pin Grid Array PGA)封装组件；也可为表面贴装(Surface Mount Technology；SMT)封装半导体组件，包括小型化封装(Small Out-line Package；SOP)组件，四方扁平封装(Quad Flat Package；QFP)组件，无引线芯片载体封装(Leadless Chipcarrier；LCC)组件，塑料无引线芯片载体封装(Plastic Leadless ChipCarrier；PLCC)组件，小外形J引线封装(Small Out-Line J-Lead；SOJ)组件，球栅阵列封装(Ball Grid Array；BGA)组件，带式自动贴装(TapeAutomated Bonding；TAB)组件，以及芯片级封装(Chip Scale Package；CSP)组件。
该接触区12是用以接合所述的半导体组件引脚，即是该半导体组件引脚与该电路板10直接接触的区域。在图6中，该接触区12是一诸如圆形的几何图案区域。该焊接区14是设置在该接触区12外部，供一焊料(一般为锡料)将该半导体组件引脚固定焊接在接触区12，即该电路板10上。在图6中，该焊接区14是一诸如圆形的几何图案区域。该阻焊区16是设置在该焊接区14外部，在该阻焊区16上，以喷涂、涂覆或印刷一层阻焊剂(一般为白漆或绿漆)，在该电路板上焊接上述半导体组件引脚，该引脚之间的焊料发生溢料时，防止各引脚之间相互连接发生短路，如果发生短路情况，严重时还会烧毁该半导体组件甚至该电路板10。在图6中，该阻焊区16是一诸如圆形的几何图案区域。
可以理解地，当该半导体组件是针通孔式封装半导体组件时，所述的接触区12可以是一插接孔。
实施例2
请参阅图7，作为本发明防止半导体组件引脚焊接短路的方法实施例2，是在一电路板10’上要焊接半导体组件引脚(图未示)的位置自内而外设置一接触区12’，一焊接区14’以及一阻焊区16’。本实施例2与该实施例1不同之处在于：该接触区12’，焊接区14’以及阻焊区16’是设置为诸如矩形(包括正方形)的几何图案区域。
同样，当该半导体组件是针通孔式封装半导体组件时，所述的接触区12’可以是一插接槽。
该实施例1和实施例2的接触区12、12’，焊接区14、14’以及阻焊区16、16’并不限制均为圆形或矩形等几何图案的区域；也可依据该半导体组件引脚的形状，设置成除了圆形或矩形外的其它几何图案形状的区域；或该接触区12、12’，焊接区14、14’以及阻焊区16、16’为所述的圆形、矩形的几何图案或其它不同形状的几何图案的组合。以上所述的形状(几何图案)或其组合只要满足该接触区12、12’，焊接区14、14’以及阻焊区16、16’是自内而外设置的条件，即可达到本发明防止半导体组件引脚焊接短路的功效。
实施例3
图8显示，当半导体组件是针通孔式封装半导体组件时，本发明的防止半导体组件引脚焊接短路的方法实施例3。一针通孔式封装半导体组件20包括多条引脚22，在每一引脚22的适当位置设置一阻焊区24，在阻焊区24上以喷涂、涂覆、或印刷一层阻焊剂(一般为白漆或绿漆)。请参阅图9，在一电路板30的插接孔32插接该引脚22时，使得该阻焊区24的下边缘与该电路板的表面对齐，或如图10所示，使得该阻焊区24的下边缘稍低于该电路板30的表面。如此即可有效防止该半导体组件引脚焊接短路，即使在焊接过程中，焊料40(一般为锡料)沿该电路板30的插接孔32上升至该电路板30的表面发生溢锡现象，该引脚22也因为受到该阻焊区24阻焊剂的保护而不至于电性导通而使得该引脚22短路，从而避免更严重的情况发生，如烧毁该半导体组件20或该电路板30。
实施例4
请参阅图11，在本发明防止半导体组件引脚焊接短路的方法的实施例4中，该阻焊区24也可以是以间隔的方式设置在该引脚22上的适当位置，同样可以达到保护该引脚22不会电性导通而短路，进而避免烧毁该半导体组件20或该电路板30。
可以理解地，当半导体组件是针通孔式封装半导体组件时，本发明防止半导体组件引脚焊接短路的方法实施例3和实施例4也可分别应用在该实施1和实施例2中，以达成更佳的效果。

Claims (11)

1.一种防止半导体组件引脚焊接短路的方法，该引脚是焊接在一电路板上，其特征在于，该方法包括：
设置一接触区，该引脚是焊接在该接触区；
设置一位于该接触区外围的焊接区，以提供一焊料在该焊接区而将该引脚焊接在该接触区；以及
设置一位于该焊接区外围的阻焊区，以提供一阻焊剂覆盖在其上。
2.如权利要求1所述的防止半导体组件引脚焊接短路的方法，其特征在于，该接触区、焊接区以及阻焊区分别为几何图形。
3.如权利要求1所述的防止半导体组件引脚焊接短路的方法，其特征在于，该接触区、焊接区以及阻焊区分别为不同的几何图形。
4.如权利要求1所述的防止半导体组件引脚焊接短路的方法，其特征在于，在该阻焊区上覆盖阻焊剂的方式是下列方式所组成群组中的一种：喷涂、涂覆及印刷的方式。
5.如权利要求1所述的防止半导体组件引脚焊接短路的方法，其特征在于，该半导体组件是针通孔式封装半导体组件。
6.如权利要求1所述的防止半导体组件引脚焊接短路的方法，还包括在该半导体组件至少局部的引脚上设置第二阻焊区的步骤，以提供一阻焊剂覆盖在其上。
7.一种防止半导体组件引脚焊接短路的方法，该引脚是焊接在一电路板上，该电路板上设有与该引脚对应的插接孔，其特征在于，该方法包括：
在该半导体组件至少局部的引脚上设置一阻焊区，以提供一阻焊剂覆盖于其上；以及
将该半导体组件的引脚插接在该电路板的插接孔内，使得至少有部分阻焊区位于该电路板的表面上方。
8.如权利要求7所述的防止半导体组件引脚焊接短路的方法，其特征在于，该半导体组件是针通孔式封装半导体组件。
9.如权利要求8所述的防止半导体组件引脚焊接短路的方法，其特征在于，该针通孔式封装半导体组件是选自包括由双列直插式封装组件，紧缩双列直插式封装组件，薄膜双列直插式封装组件，单列式封装组件，交叉引脚封装组件，以及针型栅格阵列封装组件所组成的群组中一个。
10.如权利要求7所述的防止半导体组件引脚焊接短路的方法，其特征在于，该阻焊剂是设置在该半导体组件至少局部的每一引脚上。
11.如权利要求7所述的防止半导体组件引脚焊接短路的方法，其特征在于，该阻焊剂是以间隔的方式设置该半导体组件至少局部的引脚上。
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