CN1699624A - 低温沉积金属的方法 - Google Patents
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Abstract
本发明是有关于一种低温在基材上沉积金属薄膜的方法，适用于金属/绝缘体/金属(MIM)电容元件的制程中。利用小于270℃的沉积温度在基材上沉积金属薄膜，使该金属薄膜具有较佳的均匀性，并且可避免金属薄膜的晶粒形成结块，提高电容元件或是其他设有该金属薄膜的元件的运作完整性。此外本发明的金属薄膜可改善内在的崩溃电压。
Description
技术领域
本发明是有关于一种在基材上沉积金属层的方法，例如在基材上形成金属/绝缘体/金属(Metal-insulator-metal，MIM)的电容元件，且特别是有关于一种低温在基材上沉积铜铝薄膜，以提高金属薄膜的品质并使金属薄膜的厚度更为均匀。
背景技术
半导体集成电路的制程中，金属导线用于连接多个位于半导体晶圆上的电路元件。在半导体晶圆上沉积金属导线图案的制程主要包括下列步骤：在硅基材上沉积导电层，接着利用标准的微影技术形成光阻层或是钛氧化物或氧化硅的罩幕，以形成所需要的金属导电线路图案。然后对硅基材进行蚀刻制程，以移除没有被罩幕覆盖的导电层，而留下被覆盖的导电线图案的金属层。最后利用反应式电浆蚀刻法以及氯气移除罩幕层，以曝露出金属导线的上表面。传统的制程方法在晶圆基材上依序地交替沉积数层的导电层以及绝缘材质，以于在绝缘层中蚀刻形成介层窗以及开口，并且将铝金属、钨或是其他的金属材质填入介层窗以及开口，以使位于晶圆上不同位置的导电层形成电性连接。
在半导体产业的制程中，由于持续地使集成电路的密度提高，因而需要缩小电路的尺寸。为达成上述的目的，必须缩减电路的横向以及纵向的特征尺寸，其中当缩减纵向的特征尺寸时，在某种程度上必须藉由缩小相对应于横向特征尺寸的方式来降低晶圆上的闸氧化层的厚度。当习知技术中仍然在晶圆上采用较厚的闸氧化层时，例如为了维持晶圆上的电路元件与在标准电压操作的封装集成电路两者之间的操作电压的相容性，使得超薄闸氧化层在半导体制程的小型化/快速化的制程技术中更显现出其重要性。
在制造微小化的集成电路(ICs)的应用领域中持续发展出各种制程技术，主要包括多层内连线的制造方法，或是在基材上形成个别的导电层，并且将基材上的各个元件以及电路元件连接至集成电路。基材上内连线层与电路元件之间的电气连接结构使用介层窗连接结构，该连接结构是为介于内连线层的导体材质与基材之间的柱塞或是插塞的垂直连接结构。传统上，集成电路(ICs)在基材上设有五层或是更多层的内连线层。
不久之前，仍然无法以习知技术制造出具有一层以上的内连线层的集成电路。主要是因为多重材质层造成的结构变化，使微影制程的对焦深度遭遇极大的问题，而无法在一内连线层上继续形成另一内连线层。然而，随着半导体制程的平坦化技术的发展，例如使用化学机械研磨法(CMP)，已经成功地使每一内连线层的高度或是结构的变异更为平顺。由于内连线层的结构更加平顺、平坦，而可重复使用微影制程来形成更多习知技术中无法形成的多重内连线层。
虽然多重内连线不一定在基材占据额外的表面积，但却占用集成电路的体积。由于表面积及体积是制造集成电路必须审慎考虑的问题，所以内连线层之间有效的空间利用性将是主要的课题。传统上，内连线层之间的空间使用一绝缘材质，此绝缘材质称为内介电层(ILD)或是内金属介电层(IMD)，以隔离内连线层的各个导体所传送的电气讯号，以避免互相干扰，或是与底部基材中的电路元件形成隔离。
一种习知的方法是在使用IMD绝缘材质隔离的内连线层之间使用多个电容元件，且这些电容元件亦为集成电路元件的一部分。而电容元件设置于集成电路的第一层中，其中集成电路位于其他电晶体结构的边缘的基材上，所以这些电晶体使用的材质与其他电路元件的材质相同，例如使用多晶硅材质。由这些材质所组成的电容元件一般称为多重平板(Poly-plate)电容元件。
由于内连线层的导体为金属材质，所以内连线层之间的电容元件以使用MIM结构为较佳，以便于进行制程处理步骤以及提高效能。MIM电容元件设有位于内连线层的金属导体的金属平板。因为内连线层的导体需要使用到金属结构，所以电容元件的金属平板大致是同时形成，而不需要额外的制程步骤以及制造成本。
在许多的半导体技术中，MIM电容元件非常值得采用。举例来说，MIM电容元件可用于射频元件、类比IC、高功率微处理器单元以及DRAM晶胞。位于基材与沉积于基材上的基底介电层两者之间的接面的对准标记对于半导体制程而言相当重要，因为不透光的金属层以及沉积数层透明的IMD材质层将使对准标记模糊不易辨识。因此在MIM电容元件的制程中，经常需要切割金属层以及干扰的介电层或是MIM电容的材质层，到达位于基材上透明的基底介电层，以曝露出对准标记。
图1绘示于晶圆基材100上形成的MIM电容元件200及相关结构的剖视图。在形成MIM电容200之前，在基材100上沉积金属线路(120、121)，接着在基材100以及金属线路(120、121)上沉积一基底介电层110。
然后在基底介电层110上依序沉积下层金属层160、内金属介电层(IMD)170以及上层金属层180。随后在基底介电层110以及电容200的上层金属层180上沉积一上介电层210，并且在上介电层210上沉积金属线路(250、251)。
导电介层窗150延伸穿透基底介电层110，并且在金属线路121以及电容200的下层金属层160的形成电性连接。导电介层窗230延伸穿透上介电层210，用以形成金属线路250以及电容200的上层金属层180之间的电性连接。导电介层窗240延伸穿透上介电层210以及基底介电层110，并且在金属线路(120、251)形成电性连接。
传统上，下层金属层160以及上层金属层180是为厚度小于2000埃的铜铝薄膜，或是进一步在薄膜上沉积氮化钛或是氮化钽的材质。为了增加电容200的电磁特性，可利用物理气相沉积(PVD)的金属溅镀法在基底介电层110上沉积下层金属层160以及在IMD层170上沉积上层金属层180，且金属溅镀是在较高的温度(大于270℃)进行，但是在此较高的温度环境下，不易控制上、下层金属层(160、180)的厚度的均匀性。而且较高的沉积温度将使金属层中产生过多的铜铝晶粒结块(Agglomeration)，以及使金属层的上表面过度粗糙化。因此需要提供一种低温的沉积方法来形成金属层，特别是需要有关于形成MIM电容元件的铜铝层的方法。
由此可见，上述现有的沉积金属的方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决沉积金属的方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的低温沉积金属的方法，便成了当前业界极需改进的目标。
有鉴于上述现有的沉积金属的方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的低温沉积金属的方法，能够改进一般现有的沉积金属的方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的目的在于，克服现有的沉积金属的方法存在的缺陷，而提供一种新的低温沉积金属的方法，所要解决的技术问题是使其可以在基材上沉积具有均匀厚度的金属层，从而更加适于实用。
本发明的另一目的在于，提供一种低温沉积金属的方法，所要解决的技术问题是使其可以避免进行沉积时在金属层中形成晶粒结块，从而更加适于实用。
本发明的再一目的在于，提供一种低温沉积金属的方法，所要解决的技术问题是使其可以改善内在的崩溃电压，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种在基材上沉积金属的方法，其至少包括下列步骤：提供一基材；以及使用低于270℃的沉积温度在该基材上沉积厚度小于2000埃的一金属层。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的低温沉积金属的方法，其中所述的金属层的材质是为铜铝。
前述的低温沉积金属的方法，其中所述的沉积温度是为240℃。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种在基材上沉积金属的方法，其至少包括下列步骤：提供一基材；以低于270℃的沉积温度在该基材上沉积厚度小于2000埃的一铜铝的下层金属层；沉积一绝缘层于该下层金属层上；以及沉积一铜铝的上层金属层于该绝缘层上。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的低温沉积金属的方法，其中所述的基材至少包含一介电层。
前述的低温沉积金属的方法，其中所述的沉积温度是为240℃。
前述的低温沉积金属的方法，其中沉积该铜铝的上层金属层于该绝缘层的步骤至少包含以低于270℃的沉积温度在该绝缘层上沉积厚度小于2000埃的铜铝的上层金属层。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种在基材上沉积金属的方法，其至少包括下列步骤：提供一基材；以及以低于270℃的沉积温度在该基材上沉积厚度小于2000埃的下层金属层；沉积一绝缘层于该下层金属层上；以及以低于270℃的沉积温度在该绝缘层上沉积厚度小于2000埃的上层金属层。
本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。
前述的低温沉积金属的方法，其中所述的上层金属层以及该下层金属层是为铜铝。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
本发明的一方面是提供一种在基材上沉积金属层的方法。
本发明另一方面是提供一种在基材上沉积具有均匀厚度的金属层的方法。
本发明又一方面是提供一种沉积金属层的方法，以避免进行沉积时在金属层中形成晶粒结块。
本发明再一方面是提供一种在MIM电容的制程中沉积金属薄膜的方法。
本发明另一方面在于提供一种使用低温沉积金属层的方法，是以较低的温度在基材上沉积金属薄膜，以增加金属薄膜的均匀性以及避免薄膜的晶粒形成结块。
本发明的一方面在于提供一种以低温沉积金属层的方法，以改善内在的崩溃电压。
借由上述技术方案，本发明低温沉积金属的方法至少具有下列优点：
依据上述以及其他的方面，本发明的低温在基材上沉积金属薄膜的方法，例如在MIM电容元件的制程使用上述的方法。本发明的方法以小于270℃的沉积温度在基材上沉积一金属薄膜。该金属薄膜具有较佳的均匀性，并且可避免金属薄膜的晶粒结块，因为结块结构容易降低电容元件或是其他设有该金属薄膜的元件的运作完整性。此外本发明的金属薄膜可改善内在的崩溃电压。
综上所述，本发明特殊的低温沉积金属的方法，其具有上述诸多的优点及实用价值，并在同类方法中未见有类似的设计公开发表或使用而确属创新，其不论在方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的沉积金属的方法具有增进的多项功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是绘示习知技术中以高温金属沉积方法所形成的MIM电容元件的剖视图。
图2A-2C是绘示依据本发明的实施例中以低温金属沉积方法所形成的MIM电容元件的制程剖视图。
图3是绘示依据本发明的实施例中以低温金属沉积方法形成MIM电容元件的步骤流程图。
图4是绘示依据本发明的电容值对应于其操作温度的图示，特别显示出本发明的电容底层金属的温度关联的系数效能相较于习知技术中电容底层金属的温度关联的系数效能两者之间的图示。
10：基材 12：基底介电层
14、15：金属线路 16：接触插塞
18：金属层 18a：电容底层金属
19：上表面 20：绝缘层
20a：电容绝缘层 22：上层金属层
22a：电容上层金属 23：上表面
24：光阻层 26：电容
28：第二内金属介电层 30、32：接触插塞
34：金属线路 100：基材
110：基底介电层 120、121：金属线路
150：介层窗 160：下层金属层
170：内金属介电层 180：上层金属层
200：MIM电容元件 210：上介电层
230：介层窗 240：介层窗
250、251：金属线路
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的低温沉积金属的方法其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
请参阅图1、图2、图3、图4所示，本发明较佳实施例的低温沉积金属的方法，其主要包括以下步骤：
本发明特别适用于MIM电容元件的制程，该MIM电容元件可为微电子元件的一部分，其中微电子元件例如可为射频电路、类比式集成电路、高功率微处理器(MPUs)以及DRAM晶胞。然而本发明的实施例亦适用于其他具有金属薄膜的集成电路的制程。
本发明提出一种新式的低温金属沉积法，在基材上形成金属薄膜，可适用于MIM电容元件。在MIM电容元件的制程中，本发明的方法在介电层上形成电容底层金属(Capacitor Bottom Metal，CBM)，并且在电容底层金属上的内金属介电层(Intermetal Dielectric，IMD)上形成电容上层金属(Capacitor Top Metal，CTM)。本发明的实施例中，利用PVD的溅镀制程以及小于270℃的沉积温度在介电层上沉积形成金属薄膜。较佳实施例中，沉积的温度介于0℃至270℃之间。
本发明的实施例中，金属薄膜的厚度小于2000埃。较佳实施例中，金属薄膜的厚度介于100至5000埃之间。该金属薄膜具有较佳的均匀性，并且可避免金属薄膜的晶粒结块，因为结块容易降低电容元件或是其他设有该金属薄膜的元件的运作完整性。而且本发明的金属薄膜可改善内在的崩溃电压。
请参阅图2A-2C所示，绘示依据本发明的实施例中以低温金属沉积方法所形成的MIM电容元件26(图2B)的剖视图。应注意的是，下文中图2A-2C所述的制程步骤是用于说明本发明，所以本发明的低温金属沉积法亦适用于与下文所述步骤不相同的电容元件的制程中。
如图2A所示的MIM电容元件26(如图2B所示)的制程，在硅基材10上形成第一层金属线路(14、15)。然后利用化学气相沉积法(CVD)在第一层金属线路(14、15)以及硅基材10上形成基底介电层12。接着利用微影蚀刻法穿透基底介电层12到达金属线路15而形成介层窗，并且在介层窗中填入铜金属、钨金属或是其他的金属，以形成接触插塞16，而与金属线路15形成电性接触。
在形成接触插塞16之后，在基底介电层12的上表面以及接触插塞16上沉积铜铝层18。依据本发明的实施例，将基材10放置于PVD反应室中(未图示)来进行金属层18的沉积步骤。本发明的实施例使用铜铝靶材，在小于270℃的温度下进行PVD溅镀制程，以形厚度小于2000埃的下层金属层18，其中金属层18以介于100至5000埃之间的厚度为较佳。较佳实施例中，在介于0℃至270℃之间的温度下进行PVD溅镀制程，更佳的沉积温度为240℃，使形成的下层金属层18具有均匀的厚度，并且可避免铜铝的晶粒产生结块，形成平坦化的上表面19。
在形成下层金属层18之后，利用CVD法在下层金属层18上形成绝缘层20。接着在绝缘层20的上表面沉积上层金属层22。依据本发明的实施例，形成上层金属层22的方法与形成下层金属层18的方法相同。主要是将基材10放置于PVD的制程反应室中，以小于270℃的温度下进行PVD溅镀制程，其中以0℃至270℃的沉积温度为较佳，以形成厚度小于2000埃的上层金属层22。更佳的沉积温度为240℃。所形成的上层金属层22具有均匀的厚度，并且可避免铜铝的晶粒产生结块，形成平坦化的上表面23。
形成上层金属层22之后，利用微影蚀刻技术在上层金属层22的上表面23形成图案化的光阻层24。光阻层24用于覆盖上层金属层22即将被遮蔽的区域，并且曝露出上层金属层22即将在后续制程中被蚀刻的区域。因此，图案化的光阻层24可定义电容26(如图2B所示)的结构以及尺寸，以利用下层金属层18、绝缘层20以及上层金属层22来形成该电容26。
藉由蚀刻一部分的下层金属层18、绝缘层20以及上层金属层22来形成该电容26，其中利用图案化的光阻层24使上层金属层22维持在未遮蔽的状态。如图2B所示，电容26设有CBM(18a)、电容绝缘层20a以及CTM(22a)，其中CBM(18a)为蚀刻下层金属层18后所留下的部分，电容绝缘层20a为蚀刻绝缘层20后所留下的部分，而CTM(22a)为蚀刻上层金属层22后所留下的部分。CBM(18a)透过接触插塞16与金属线路15形成电性接触。
接着请参阅图2B所示，利用习知的CVD法在基底介电层12以及CTM(22a)上沉积第二内金属介电层28。然后参考图2C，对第二内金属介电层28进行图案化、蚀刻制程，并且进行金属沉积步骤，以形成穿透第二内金属介电层28至CTM(22a)的接触插塞32。然后在第二内金属介电层28上形成第二层金属线路33，以与接触插塞32形成电性连接。
再者，如图2C所示，藉由穿透第二内金属介电层28以及基底介电层12形成接触插塞30，以与金属线路14形成电性连接，以完成电容结构。然后在第二内金属介电层28上形成第二层金属线路34，以与接触插塞30形成电性连接。
请参阅图3所示，绘示依据本发明的实施例中以低温金属沉积方法形成MIM电容元件的步骤流程图。在步骤1中，在基材上沉积基底介电层。接着在步骤2中，将具有基底介电层的基材放置于PVD制程反应室中。在步骤3中，以小于270℃的较低的温度在基底介电层上沉积下层金属层。接着在步骤4中，使用CVD法在下层金属层上形成绝缘层。随后在步骤5中，再度将基材放置于PVD制程反应室中。然后在步骤6中，以小于270℃的较低的温度在绝缘层沉积上层金属层。最后在步骤7中，形成电容结构，其中电容结构的CBM是由蚀刻下层金属层所形成，而CTM是由蚀刻上层金属层所形成。
接着请参阅图4所示，绘示依据本发明的两个电容的电容值对应于其操作温度的图示。其中一个以线段连接矩形图示所表示的习知电容，包含使用较高温度的PVD制程所形成的CBM，另一个以线段连接菱形图示所表示的本发明的电容，包含以较低温度的PVD制程所形成的CBM。依据图4所示，相较于习知的高温CBM的电容结构的温度关联系数(Temperature-correlation Coefficient，TCC)，本发明的低温CBM的电容结构的温度关联系数(TCC)改善18％(由59.4ppm/c降至48.3ppm/c)。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (9)
1、一种在基材上沉积金属的方法，其特征在于其至少包括下列步骤：
提供一基材；以及
使用低于270℃的沉积温度在该基材上沉积厚度小于2000埃的一金属层。
2、根据权利要求1项所述的方法，其特征在于其中所述的金属层的材质是为铜铝。
3、根据权利要求1项所述的方法，其特征在于其中所述的沉积温度是为240℃。
4、一种在基材上沉积金属的方法，其特征在于其至少包括下列步骤：
提供一基材；
以低于270℃的沉积温度在该基材上沉积厚度小于2000埃的一铜铝的下层金属层；
沉积一绝缘层于该下层金属层上；以及
沉积一铜铝的上层金属层于该绝缘层上。
5、根据权利要求4项所述的方法，其特征在于其中所述的基材至少包括一介电层。
6、根据权利要求4项所述的方法，其特征在于其中所述的沉积温度是为240℃。
7、根据权利要求4项所述的方法，其特征在于其中沉积该铜铝的上层金属层于该绝缘层的步骤至少包含以低于270℃的沉积温度在该绝缘层上沉积厚度小于2000埃的铜铝的上层金属层。
8、一种在基材上沉积金属的方法，其特征在于其至少包括下列步骤：
提供一基材；以及
以低于270℃的沉积温度在该基材上沉积厚度小于2000埃的下层金属层；
沉积一绝缘层于该下层金属层上；以及
以低于270℃的沉积温度在该绝缘层上沉积厚度小于2000埃的上层金属层。
9、根据权利要求8所述的方法，其特征在于其中所述的上层金属层以及该下层金属层是为铜铝。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102544118A (zh) * | 2010-12-20 | 2012-07-04 | 中芯国际集成电路制造(上海)有限公司 | Mim电容器及其制备方法 |
| CN102544118B (zh) * | 2010-12-20 | 2015-06-10 | 中芯国际集成电路制造(北京)有限公司 | Mim电容器及其制备方法 |
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