CN1677500A - 复合型薄膜磁头 - Google Patents

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Abstract

提供一种复合型薄膜磁头，包括：具有上屏蔽层、下屏蔽层和磁阻层的磁阻读取头元件，其中在磁阻层读出电流通过所述上屏蔽层和所述下屏蔽层在与所述磁阻层的表面垂直的方向流过；以及在所述磁阻读取头元件上形成的感应式写入头元件，所述感应式写入头元件具有上磁极层、记录间隙层、其端部通过所述记录间隙层与所述上磁极层的一个端部相对的下磁极层、和写线圈；所述写线圈与所述上屏蔽层之间的电容C12被调到0.1pF或更小。

Description

复合型薄膜磁头
优先权要求
本申请要求2004年4月2日提出的日本专利申请NO.2004-109716的优先权，该申请在这里作为参考文件被引入。
发明背景
技术领域
本发明涉及包括感应式写入头元件和磁阻(MR)读取头元件的复合型薄膜磁头，其中磁阻(MR)读取头元件具有电流垂直平面(CPP)结构，在这种结构中读出电流在与层的表面垂直的方向流过。
背景技术
最近，为了满足对硬盘驱动器装置(HDD)更大容量和更小型化的需求，意图实现磁盘的更高记录密度和包含有磁头的磁头万向架组件(HGA)的进一步小型化。
然而，HGA的更小型化引起写入侧与读取侧之间的干扰(crosstalk)问题。尤其是，磁头元件的更小型化会因元件的横截面面积减小而导致流过元件的电流密度增加，也会导致热散逸减小。而且，更高的写入频率会使施加到写入头元件的电压发生陡变。因此，从写入侧到读取侧有干扰产生，这使读取头元件的性能有下降的趋势。特别是在隧道型磁阻(TMR)读取头元件中，干扰电压使阻挡层中形成针孔，这导致介质击穿并因为元件的电阻减小而引起读取性能的显著下降。
Klaas B.Klaassen等人在2002年1月的电气和电子工程师协会学报磁学(IEEE Trans.Magn.)第38卷第61-67页中的《Write-to-Read Coupling》(写读耦合)提出了减小写入侧迹线导体(trace conductor)与读取侧迹线导体之间的干扰的技术，该文分析了在悬浮装置上形成的迹线导体之间的耦合机理。在说明书中，结论是几乎所有干扰都是由迹线导体之间的耦合引起的而不是由磁头中的内部耦合引起的。
然而，发明人由于基于内部耦合一定对写入侧与读取侧之间的干扰以及迹线导体之间的耦合有重大影响的思想来进行分析和调查的缘故从而实现了本发明。
发明内容
因此，本发明的目的是提供一种包括MR读取头的复合型薄膜磁头，其中MR读取头具有CPP结构，能大大减小写入侧与读取侧之间的干扰。
根据本发明提供了一种复合型薄膜磁头，包括：具有上屏蔽层、下屏蔽层和MR层的MR读取头元件，其中在MR层读出电流通过上屏蔽层和下屏蔽层在与MR层的表面垂直的方向流过；以及在MR读取头元件上形成的感应式写入头元件，该感应式写入头元件具有上磁极层、记录间隙(recording gap)层、其端部通过记录间隙层与上磁极层的一个端部相对的下磁极层、和写线圈，写线圈与上屏蔽层之间的电容C12被调到0.1pF或更小。
在具有CPP结构的MR读取头元件中，上屏蔽层和下屏蔽层用作MR读取头元件的电极。因此，感应式写入头元件的写线圈与上屏蔽层之间产生的寄生电容C12不可避免地变得大于写线圈与下屏蔽层之间产生的寄生电容C13。因此，常规技术不能避免在MR读取头元件的两端之间产生干扰电压。但是，通过将寄生电容C12调到0.1pF或更小，寄生电容C12与C13之间的差就会变小，于是产生的干扰电压得以减小。
在TMR读取头元件中，从写入头元件直接施加到读取头元件的干扰电压的上述减小能防止读性能因为阻挡层中形成针孔所引起的元件的电阻减小而下降。另外，在具有CPP结构的巨磁阻(GMR)读取头元件中，该减小能防止读取头元件的工作寿命因为电迁移增加而下降，并且能防止磁性由于金属原子的层间扩散增加而退化。
优选的是，调整写线圈与下磁极层之间的距离和相对面积以及下磁极层与上屏蔽层之间的距离和相对面积使得电容C12变为0.1pF或更小。
还优选的是，在写线圈与下磁极层之间以及在下磁极层与上屏蔽层之间分别形成具有低介电常数的绝缘层使得电容C12变为0.1pF或更小。具有低介电常数的绝缘层可以由二氧化硅(SiO2)形成。
同样，根据本发明提供了一种复合型薄膜磁头，包括具有上屏蔽层、下屏蔽层和MR层的MR读取头元件，其中在MR层读出电流通过上屏蔽层和下屏蔽层在与MR层的表面垂直的方向流过；和在MR读取头元件上形成的感应式写入头元件，该感应式写入头元件具有上磁极层、记录间隙层、其端部通过记录间隙层与所述上磁极层的一个端部相对的下磁极层、和写线圈，形成一个补偿电容装置使得写线圈与上屏蔽层之间的电容C12同写线圈与下屏蔽层之间的电容C13彼此相等。
如上面提到的，在具有CPP结构的MR读取头元件中，寄生电容C12不可避免地变得大于寄生电容C13。但是，通过形成补偿电容装置使寄生电容C12与寄生电容C13彼此相等，可以减小或防止干扰电压。
在TMR读取头元件中，从写入头元件直接施加到读取头元件的干扰电压的上述减小能防止读性能因为阻挡层中形成针孔所引起的元件的电阻减小而下降。另外，在具有CPP结构的GMR读取头元件中，该减小能防止读取头元件的工作寿命因为电迁移增加而下降，并且能防止磁性由于金属原子的层间扩散增加而退化。
优选的是，在下磁极层与下屏蔽层之间形成补偿电容装置以使电容C12与电容C13彼此相等。还优选的是，补偿电容装置是一对通过绝缘层彼此相对的导体层，它们分别电连接到下磁极层和下屏蔽层。
还优选的是，补偿电容装置的电容CCOMP等于下磁极层与上屏蔽层之间的电容C2。
另外，根据本发明提供了一种复合型薄膜磁头，包括具有上屏蔽层、下屏蔽层和MR层的MR读取头元件，其中在MR层读出电流通过上屏蔽层和下屏蔽层在与MR层的表面垂直的方向流过；和在所述MR读取头元件上形成的感应式写入头元件，该感应式写入头元件具有上磁极层、记录间隙层、其端部通过记录间隙层与上磁极层的一个端部相对的下磁极层、和写线圈，在写线圈的各个端与下屏蔽层之间分别形成第一和第二补偿电容装置。
如上面提到的，在具有CPP结构的MR读取头元件中，寄生电容C12不可避免地变得大于寄生电容C13。但是，通过形成第一和第二补偿电容装置而引起的寄生电容C13的显著增加能使寄生电容C12与寄生电容C13彼此相等。因此，可以减小或防止干扰电压。
在TMR读取头元件中，从写入头元件直接施加到读取头元件的干扰电压的上述减小能防止读性能因为阻挡层中形成针孔所引起的元件的电阻减小而下降。另外，在具有CPP结构的GMR读取头元件中，该减小能防止读取头元件的工作寿命因为电迁移增加而下降，并且能防止磁性由于金属原子的层间扩散增加而退化。
优选的是，第一补偿电容装置的电容CCOMP1和第二补偿电容装置的电容CCOMP2中的每一个具有在1/(2*(1/C1+1/C2))与1/(1/C1+1/C2)之间变化的值，其中C1为写线圈与下磁极层之间的电容，C2为下磁极层与上屏蔽层之间的电容。
还优选的是，第一补偿电容的电容CCOMP1与第二补偿电容的电容CCOMP2彼此相等。
还优选的是，还包括分别电连接到写线圈两端的写入头元件的一对引线导体，第一和第二补偿电容装置分别由写入头元件的一对引线导体中的每一个与下屏蔽层仅通过绝缘层互相重叠的部分组成。
还优选的是，MR读取头元件为GMR读取头元件或TMR读取头元件。
通过对如附图所示的本发明的优选实施例的下列描述，本发明的其它目的和优点将变得明显。
附图说明
图1示出了从空气轴承面(ABS)侧看的剖视图，示意性说明了根据本发明的一个实施例的复合型薄膜磁头的头元件部分的分层结构；
图2为图1所示的复合型薄膜磁头的示意等效电路；
图3a和3b示出了说明时间与根据常规技术的复合型薄膜磁头的干扰电压以及与根据图1所示的实施例的复合型薄膜磁头的干扰电压之间的关系的特性曲线；
图4示出了从ABS侧看的剖视图，示意性说明了根据本发明的另一实施例的复合型薄膜磁头的头元件部分的分层结构；
图5为图4所示的复合型薄膜磁头的示意等效电路；
图6a和6b示出了说明时间与根据常规技术的复合型薄膜磁头的干扰电压以及与根据图4所示的实施例的复合型薄膜磁头的干扰电压之间的关系的特性曲线；
图7示出了从ABS侧看的剖视图，示意性说明了根据本发明的第三实施例的复合型薄膜磁头的头元件部分的分层结构；
图8示出了从元件成形面看的正视图，说明了装上图7所示的复合型薄膜磁头的磁头滑块；
图9为从ABS侧看的沿图8所示的A-A线的剖视图，示意性说明了图7所示的复合型薄膜磁头的引线导体部分的分层结构；
图10示出了图7所示的复合型薄膜磁头的示意等效电路；
图11a和11b示出了说明时间与根据常规技术的复合型薄膜磁头的干扰电压以及与根据图7所示的实施例的复合型薄膜磁头的干扰电压之间的关系的特性曲线；和
图12示出了说明补偿电容的电容CCOMP1和CCOMP2与图7所示的复合型薄膜磁头的干扰电压之间的关系的特性曲线。
具体实施方式
图1示出了从ABS侧看的剖视图，示意性说明了根据本发明的一个实施例的复合型薄膜磁头的分层结构。
如图所示，头元件部分具有分层结构，该分层结构包括通过一个绝缘层(在图中未示出)层叠在基底(也未示出)上并且还用作TMR读取头元件的下电极层的下屏蔽层(SF)10、层叠在下屏蔽层10上的TMR多层薄膜11、围绕TMR多层薄膜11的绝缘层12、层叠在TMR多层薄膜11和绝缘层12上并且还充当上电极层的上屏蔽层(SS1)13、通过绝缘层14层叠在上屏蔽层13上的感应式写入头元件的下磁极层(SS2)15以及通过记录间隙层16与下磁极层15相对的上磁极层17。
TMR多层薄膜11具有一种多层结构，例如，在该多层结构中底层、钉扎(pinning)层、被钉扎(pinned)层、隧道阻挡层、自由层和间隙层顺序层叠，这些层在图中均未示出。
图2为图1所示的复合型薄膜磁头的示意等效电路。
在图中，参考符号C1表示写线圈18与感应式写入头元件的下磁极层(SS2)15之间产生的寄生电容，C2表示下磁极层15与上屏蔽层(SS1)13之间产生的寄生电容，C3表示上屏蔽层13与下屏蔽层10之间产生的寄生电容。
在该实施例中，首先，写线圈18与下磁极层15之间的距离扩大、它们之间的相对面积缩小和/或插入在它们之间的具有诸如SiO2之类的低介电常数绝缘体的绝缘层的形成会导致写线圈18与下磁极层15之间的寄生电容C1减小。然后，下磁极层15与上屏蔽层13之间的距离扩大、它们之间的相对面积缩小和/或插入在它们之间的具有诸如SiO2之类的低介电常数绝缘体的绝缘层的形成会导致下磁极层15与上屏蔽层13之间的寄生电容C2减小。通过这些作用，写线圈18与上屏蔽层13之间的寄生电容C12被调到0.1pF或更小。在这种情况下，寄生电容C12按C12＝1/(1/C1+1/C2)来计算。
图3a和3b示出了说明时间与根据常规技术的复合型薄膜磁头的干扰电压以及与根据该实施例的复合型薄膜磁头的干扰电压之间的关系的特性曲线。
图3a示出了在C1＝0.6pF、C2＝2pF(C12＝0.46pF)的情况下通过施加一个写电压给写入头元件而在读取头元件中产生的干扰电压，图3b示出了在C1＝0.2pF且C2＝0.2pF(C12＝0.1pF)的情况下的干扰电压。在这两种情况下，C3＝0.4pF。从这些图的比较显见调整层与层之间的距离、它们之间的相对面积和/或绝缘材料使得C12为0.1pF或更小能使干扰电压大大减小。因此，一定能防止读性能因为阻挡层中形成针孔所引起的元件电阻减小而减低。
图4示出了从ABS侧看的剖视图，示意性说明了根据本发明的另一实施例的复合型薄膜磁头的分层结构。
如图所示，头元件部分具有分层结构，该分层结构包括通过一个绝缘层(在图中未示出)层叠在基底(也未示出)上并且还用作TMR读取头元件的下电极层的下屏蔽层(SF)40、层叠在下屏蔽层40上的TMR多层薄膜41、围绕TMR多层薄膜41的绝缘层42、层叠在TMR多层薄膜41和绝缘层42上并且还充当上电极层的上屏蔽层(SS1)43、通过绝缘层44层叠在上屏蔽层43上的感应式写入头元件的下磁极层(SS2)45以及通过记录间隙层46与下磁极层45相对的上磁极层47。另外，在该实施例中，导体层49被形成以通过绝缘层50与导体层51相对，并且导体层49和51分别电连接到下屏蔽层40和下磁极层45。一对导体层49和51以及绝缘层50构成了一个补偿电容，将下屏蔽层40与下磁极层45之间的电容增加了寄生电容CCOMP。
TMR多层薄膜41具有一种多层结构，例如，在该多层结构中底层、钉扎层、被钉扎层、隧道阻挡层、自由层和间隙层顺序层叠，这些层在图中均未示出。
图5为图4所示的复合型薄膜磁头的示意等效电路。
在图中，参考符号C1表示写线圈48与感应式写入头元件的下磁极层(SS2)45之间产生的寄生电容，C2表示下磁极层45与上屏蔽层(SS1)43之间产生的寄生电容，C3表示上屏蔽层43与下屏蔽层40之间产生的寄生电容，CCOMP表示上述补偿电容的寄生电容。
在该实施例中，通过调节导体层49与51之间的距离、它们之间的相对面积和/或绝缘层50的介电常数，将补偿电容的电容CCOMP调整到C2。通过将寄生电容CCOMP调整到这个值而将下屏蔽层40和下磁极层45之间的电容增加这个值，可以使寄生电容C12和C13彼此相等。因此，可以减小或防止干扰电压。
图6a和6b示出了说明时间与根据常规技术的复合型薄膜磁头的干扰电压以及与根据该实施例的复合型薄膜磁头的干扰电压之间的关系的特性曲线。
图6a示出了在CCOMP＝0pF且C2＝2pF(C12＝0.48pF、C13＝0.316pF)的情况下通过施加一个写电压给写入头元件而在读取头元件中产生的干扰电压，图6b示出了在CCOMP＝C2＝2pF(C12＝C13＝0.46pF)的情况下的干扰电压。在这两种情况下，C1＝0.6pF、C3＝0.4pF。从这些数字的比较显见，通过增加补偿电容调整层与层之间的距离、它们之间的相对面积和/或绝缘材料使得C12＝C13即CCOMP＝C2可以大大减小或防止干扰电压。因此，一定能防止读性能因为阻挡层中形成针孔所引起的元件电阻减小而减低。
图7示出了从ABS侧看的剖视图，其示意性说明了根据本发明的第三实施例的复合型薄膜磁头的分层结构，图8示出了从元件成形面看的正视图，其说明了装上复合型薄膜磁头的磁头滑块，图9为从ABS侧看的沿A-A线的剖视图，其示意性说明了复合型薄膜磁头的引线导体(lead conductor)部分的分层结构。
如图7所示，头元件部分具有分层结构，该分层结构包括通过一个绝缘层(在图中未示出)层叠在基底(也未示出)上并且还用作TMR读取头元件的下电极层的下屏蔽层(SF)70、层叠在下屏蔽层70上的TMR多层薄膜71、围绕TMR多层薄膜71的绝缘层72、层叠在TMR多层薄膜71和绝缘层72上并且还充当上电极层的上屏蔽层(SS1)73、通过绝缘层74层叠在上屏蔽层73上的感应式写入头元件的下磁极层(SS2)75以及通过记录间隙层76与下磁极层75相对的上磁极层77，与图1中的结构相同。
TMR多层薄膜71具有一种多层结构，例如，在该多层结构中底层、钉扎层、被钉扎层、隧道阻挡层、自由层和间隙层顺序层叠，这些层在图中均未示出。
在图8中，参考数字78表示写线圈，79和80表示写入头元件的一对引线导体，它们的一端分别电连接到写线圈78的两端，81和82表示写入头元件的一对连接盘，它们分别电连接到写入头元件的一对引线导体79和80的另一端，83和84表示读取头元件的一对引线导体，它们的一端分别电连接到TMR层71的两端，85和86表示读取头元件的一对连接盘，它们分别电连接到读取头元件的一对引线导体83和84的另一端。
如图9所示，读取头元件的引线导体79的部分79a仅通过绝缘层72与下屏蔽层(SF)70重叠，也就是说，直接与下屏蔽层70相对。另外，写入头元件的引线导体80的部分80a也仅通过绝缘层72与下屏蔽层(SF)70重叠，也就是说，直接与下屏蔽层70相对。
这些重叠部分又充当第一和第二补偿电容，它们分别将寄生电容CCOMP1和CCOMP2增加到下屏蔽层70与写线圈78的相应端(写入头元件的引线导体79和80)之间的电容上。
图10示出了图7所示的复合型薄膜磁头的示意等效电路。
在图中，参考符号C1表示写线圈78与感应式写入头元件的下磁极层(SS2)75之间产生的寄生电容，C2表示下磁极层75与上屏蔽层(SS1)73之间产生的寄生电容，C3表示上屏蔽层73与下屏蔽层70之间产生的寄生电容，CCOMP1和CCOMP2分别表示上述第一和第二补偿电容的寄生电容。
在该实施例中，通过在写入头元件的各个引线导体79和80与下屏蔽层70之间形成重叠部分79a和80a分别构成第一和第二补偿电容。另外，通过调整引线导体79和80与下屏蔽层70之间的距离、它们的相对面积和/或它们之间绝缘层的介电常数，可以将第一和第二补偿电容的容值CCOMP1和CCOMP2调整到满足条件CCOMP1＝CCOMP2，且CCOMP1(CCOMP2)的值在1/(2*(1/C1+1/C2))至1/(1/C1+1/C2)之间变化。
通过形成第一和第二补偿电容并将它们的电容CCOMP1和CCOMP2调整到这样的值，可以大大减小或防止干扰电压。
此外，显然可以用引线导体83代替下屏蔽层70，在写入头元件的引线导体79和80与电连接到下屏蔽层70的读取头元件的引线导体83之间形成第一和第二补偿电容。
图11a和11b示出了说明时间与根据常规技术的复合型薄膜磁头的干扰电压以及与根据该实施例的复合型薄膜磁头的干扰电压之间的关系的特性曲线。图12示出了说明补偿电容的容值CCOMP1和CCOMP2与干扰电压之间的关系的特性曲线。
图11a示出了在CCOMP1＝CCOMP2＝0pF的情况下通过施加一个写电压给写入磁头元件而在读取头元件中产生的干扰电压，图11b示出了在CCOMP1＝CCOMP2＝0.3pF的情况下的干扰电压。在这两种情况下，C1＝0.6pF、C2＝2pF、C3＝0.4pF。从这些数字的比较显见，通过形成第一和第二补偿电容并将它们的容值CCOMP1和CCOMP2调整为在上述范围内的值可以大大减小干扰电压。特别是如图12所示，将CCOMP1(＝CCOMP2)调整为接近0.3pF的值可以将干扰电压减至最小。因此，一定能防止读性能因为阻挡层中形成针孔所引起的元件电阻减小而减低。
尽管通过显示具有TMR读取头元件的复合型薄膜磁头对本发明进行了说明。然而，本发明可以适用于无论哪种具有这样一种结构的MR读取头元件，即在该结构中读出电流在与层的表面垂直的方向流动，例如，具有CPP结构的GMR读取头元件等。将本发明应用于具有CPP结构的GMR读取头元件时，从写入头元件直接施加到读取头元件的干扰电压的减小可以防止读取头元件的工作寿命因为电迁移增加而减小，还能防止磁性能因为金属原子的层间扩散增加而降低。
所有前述实施例都是作为本发明的例子而不是进行限制，在不脱离本发明的精神和范围的前提下可以构建本发明的许多大不相同的变体和改型。因此，本发明仅由下面的权利要求书及其等价物限定。

Claims (18)

1.一种复合型薄膜磁头，包括：
具有上屏蔽层、下屏蔽层和磁阻层的磁阻读取头元件，其中在磁阻层读出电流通过所述上屏蔽层和所述下屏蔽层在与所述磁阻层的表面垂直的方向流过；以及
在所述磁阻读取头元件上形成的感应式写入头元件，所述感应式写入头元件具有上磁极层、记录间隙层、其端部通过所述记录间隙层与所述上磁极层的一个端部相对的下磁极层、和写线圈，
所述写线圈与所述上屏蔽层之间的电容C12被调到0.1pF或更小。
2.如权利要求1所述的复合型薄膜磁头，其特征在于，调整所述写线圈与所述下磁极层之间的距离和相对面积以及所述下磁极层与所述上屏蔽层之间的距离和相对面积使得所述电容C12变为0.1pF或更小。
3.如权利要求1所述的复合型薄膜磁头，其特征在于，在所述写线圈与所述下磁极层之间以及所述下磁极层与所述上屏蔽层之间分别形成具有低介电常数的绝缘层使得所述电容C12变为0.1pF或更小。
4.如权利要求3所述的复合型薄膜磁头，其特征在于，具有低介电常数的所述绝缘层是由二氧化硅构成的层。
5.如权利要求1所述的复合型薄膜磁头，其特征在于，所述磁阻读取头元件是巨磁阻读取头元件。
6.如权利要求1所述的复合型薄膜磁头，其特征在于，所述磁阻读取头元件是隧道型磁阻读取头元件。
7.一种复合型薄膜磁头，包括：
具有上屏蔽层、下屏蔽层和磁阻层的磁阻读取头元件，其中在磁阻层读出电流通过所述上屏蔽层和所述下屏蔽层在与所述磁阻层的表面垂直的方向流过；以及
在所述磁阻读取头元件上形成的感应式写入头元件，所述感应式写入头元件具有上磁极层、记录间隙层、其端部通过所述记录间隙层与所述上磁极层的一个端部相对的下磁极层、和写线圈，
形成一个补偿电容装置使得所述写线圈与所述上屏蔽层之间的电容C12同所述写线圈与所述下屏蔽层之间的电容C13彼此相等。
8.如权利要求7所述的复合型薄膜磁头，其特征在于，在所述下磁极层与所述下屏蔽层之间形成所述补偿电容装置使得所述电容C12与所述电容C13彼此相等。
9.如权利要求8所述的复合型薄膜磁头，其特征在于，所述补偿电容装置是一对通过绝缘层彼此相对的导体层，所述导体层分别电连接到所述下磁极层和所述下屏蔽层。
10.如权利要求7所述的复合型薄膜磁头，其特征在于，所述补偿电容装置的电容CCOMP等于所述下磁极层与所述上屏蔽层之间的电容C2。
11.如权利要求7所述的复合型薄膜磁头，其特征在于，所述磁阻读取头元件是巨磁阻读取头元件。
12.如权利要求7所述的复合型薄膜磁头，其特征在于，所述磁阻读取头元件是隧道型磁阻读取头元件。
13.一种复合型薄膜磁头，包括：
具有上屏蔽层、下屏蔽层和磁阻层的磁阻读取头元件，其中在磁阻层读出电流通过所述上屏蔽层和所述下屏蔽层在与所述磁阻层的表面垂直的方向流过；以及
在所述磁阻读取头元件上形成的感应式写入头元件，所述感应式写入头元件具有上磁极层、记录间隙层、其端部通过所述记录间隙层与所述上磁极层的一个端部相对的下磁极层、和写线圈，
在所述写线圈的各个端与所述下屏蔽层之间分别形成第一和第二补偿电容装置。
14.如权利要求13所述的复合型薄膜磁头，其特征在于，所述第一补偿电容装置的电容CCOMP1和所述第二补偿电容装置的电容CCOMP2中的每一个具有在1/(2*(1/C1+1/C2))与1/(1/C1+1/C2)之间变化的值，其中C1为所述写线圈与所述下磁极层之间的电容，C2为所述下磁极层与所述上屏蔽层之间的电容。
15.如权利要求13所述的复合型薄膜磁头，其特征在于，所述第一补偿电容的所述电容CCOMP1与所述第二补偿电容的所述电容CCOMP2彼此相等。
16.如权利要求13所述的复合型薄膜磁头，其特征在于，还包括分别电连接到所述写线圈两端的所述写入头元件的一对引线导体，所述第一和第二补偿电容装置分别由所述写入头元件的所述一对引线导体中的每一个与所述下屏蔽层仅通过绝缘层互相重叠的所在部分构成。
17.如权利要求13所述的复合型薄膜磁头，其特征在于，所述磁阻读取头元件是巨磁阻读取头元件。
18.如权利要求13所述的复合型薄膜磁头，其特征在于，所述磁阻读取头元件是隧道型磁阻读取头元件。
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