CN1647254A - 用于蚀刻通孔的改进方法 - Google Patents

用于蚀刻通孔的改进方法 Download PDF

Info

Publication number
CN1647254A
CN1647254A CN03808029.XA CN03808029A CN1647254A CN 1647254 A CN1647254 A CN 1647254A CN 03808029 A CN03808029 A CN 03808029A CN 1647254 A CN1647254 A CN 1647254A
Authority
CN
China
Prior art keywords
substrate
etching
processing system
inductively coupled
coupled plasma
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN03808029.XA
Other languages
English (en)
Other versions
CN100345259C (zh
Inventor
罗素·韦斯特曼
大卫·J·约翰逊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oerlikon Management USA Inc
Original Assignee
Unaxis USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Unaxis USA Inc filed Critical Unaxis USA Inc
Publication of CN1647254A publication Critical patent/CN1647254A/zh
Application granted granted Critical
Publication of CN100345259C publication Critical patent/CN100345259C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32697—Electrostatic control
    • H01J37/32706—Polarising the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/935—Gas flow control

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本发明提供一种用于蚀刻衬底的改进方法，该方法减少了柱状体的形成。根据该方法，减少了工艺中使用的蚀刻气体的滞留时间，并且增加了用于离解蚀刻气体的感应耦合等离子体源的功率。在蚀刻工艺期间提供低偏置的RF电压。在蚀刻工艺期间使用的不同偏置电平之间RF偏置电压跳变。使用感应耦合等离子体限制环来强制感应耦合等离子体源中产生的活性粒子处于衬底的表面之上。这些步骤减少或消除了在蚀刻工艺期间柱状体的形成。

Description

用于蚀刻通孔的改进方法
本申请要求并共同拥有的2002年4月9日提交的、主题为“用于蚀刻通孔的改进方法”的美国临时专利申请No.60/371056的优先权，在此引用并参考该临时专利申请。
技术领域
本发明一般地涉及一种衬底的等离子体处理。更具体地，本发明涉及一种用于在等离子体处理室中在砷化镓衬底的背面蚀刻通孔的改进方法。
背景技术
在无线通讯工业中，广泛采用GaAs器件，而GaAs的高电子迁移率使它非常适合于高频、低噪声、高增益应用。尽管它有非常优异的电特性，但是GaAs具有相对差的导热性，使它难于消除功率器件的热影响。通常解决此问题的方法是从晶片背面形成到达正面电路的通孔。这种通孔提供一种用于热去除的良好热路径以及用于RF(射频)器件的低阻抗接地连接。
在完成正面处理之后，将晶片表面朝下安装在载体晶片上并机械减薄至大约100微米的厚度。然后，利用光刻胶构图晶片的背面，并通过减薄的衬底等离子体蚀刻通孔、停止在正面的金属上。在去除光刻胶之后，典型地通过溅射金籽晶层、随后通过金电镀步骤来金属化通孔，以便作为散热器/接地连接。
理想的背面蚀刻工艺会在通孔中产生光滑的倾斜孔壁。然而，实际中，通常在多个通孔中会形成柱状体(也是公知的草状)。图1示出了典型的柱状体形成2。这些柱状体形成2潜在地对在衬底6中蚀刻的通孔4的金属化可靠性产生危害。柱状体形成潜在地提升了有源区的数量。例如，蚀刻表面上的污染例如来自减薄处理的残留物或先前或暴露期间的任何一种情况下的衬底中的杂质，蚀刻可以作为微掩膜。此外，这种微掩膜的影响还导致了在样品装载、非挥发性掩膜材料的溅射和再次淀积以及反应物的溅射和再次淀积期间引H2O，并形成低速蚀刻产物(GaCl2与GaCl3)。
在最近的杂志论文中，Nam等人提出了柱状体形成。含有柱状体形成的这种组分依赖于在研磨工艺之后晶片的表面条件。此外，当提出物理条件时，应满足以下的更容易形成柱状体而发现的组分。
较低的偏置功率            ＜100W
较低的ICP功率             ＜700W
较高的压力                ＞13毫乇
较低的BCl3组分          ＜66％BCl3
根据他们的观察，Nam等人推荐以下工艺条件：
BCl3                     40sccm
Cl2                      20sccm
压力                      8毫乇(mTorr)
RF偏置功率                50W
ICP功率                   700W
此外，Nam等人的小组推荐Ar溅射预蚀刻以便物理地去除任何来自研磨工艺的残留物。然而，本发明者的实验已经示出了甚至当依据建议的工艺条件时也会产生柱状体形成。此外，由Nam等人建议的工艺条件对GaAs产生相对低的蚀刻速度(＜3微米/分钟)，其在处理时间＞30分钟之内会典型地产生100微米深的孔。与Nam等人采用的3英寸衬底相比较，这个问题将对150mm衬底的影响更加严重。
根据上述讨论的现有技术的问题，就需要一种高速、GaAs通孔蚀刻工艺，该蚀刻工艺产生倾斜的通孔轮廓并消除柱状体形成。而且，工艺的操作参数应当确定，以致可以将该工艺作为有价值的生产工艺来实施。
发明内容
本发明的优选实施例指向一种用于在辅助离子蚀刻工艺期间在衬底内形成通孔的改进方法。该方法开始在衬底上形成掩膜层。然后，将衬底放入具有感应耦合等离子体限制环的感应耦合等离子体处理系统中。将高速Cl2气流引入处理系统，并采用低偏置RF蚀刻激发等离子体。提高感应耦合等离子体处理系统的功率电平以便更加充分地离解高速Cl2气流。按阶梯式使RF等离子体跳变，以便高速地进行蚀刻并在蚀刻工艺期间消除柱状体形成。RF等离子体的跳变可以通过放置具有模拟RF偏置设置点的内置RC电路来实现。可替换地，RF等离子体的跳变可以合并入用于控制蚀刻工艺的操作软件中。当完成蚀刻工艺时，从等离子体处理系统中移出衬底，并从衬底剥除掩膜层。可以腐蚀掩膜以便制造具有倾斜轮廓的通孔。
本发明的上述实施例提供了相对现有技术的许多优点。例如，限制环的提供就迫使在衬底的表面之上产生活性粒子。这就确保了足够的反应粒子出现在衬底的表面上，以便给出高蚀刻速度并防止柱状体的形成。此外，确保更加充分地离解气体而提高反应气体的流速并提高感应耦合等离子体的功率电平，就提供了在衬底的表面上蚀刻气体的过量。结果，本发明基本上减少了在蚀刻工艺期间柱状体的形成。
本发明的另一个实施例指向一种利用感应耦合等离子体源在GaAs衬底中形成通孔的改进。该方法的中心是围绕降低在蚀刻工艺期间使用的蚀刻气体的滞留时间以防止柱状体的形成，并提高感应耦合等离子体源的功率以更加充分地将蚀刻气体离解为活性粒子。用低偏置RF电压来开始蚀刻工艺。在蚀刻工艺的不同步骤之间使用的不同RF偏置电压电平之间跳变RF偏置电压。气体的滞留时间为气体分子被抽走之前气体分子停留在反应室中的平均时间。可以通过以下公式来计算滞留时间：
t＝pV/Q
其中t是滞留时间、单位为秒，p是压力、单位为乇(torr)，V是反应室体积、单位为升，Q是测量的气体流速、单位为乇·升/秒。对于固定体积的反应室，可以通过降低处理压力或增加气体流速来减少滞留时间。通过在蚀刻工艺期间的较低压力下引入高速Cl2气流，减少蚀刻气体的滞留时间(优选到小于1秒)，以便提供过量的活性Cl。在感应耦合等离子体源和衬底表面之间设置孔隙，以便迫使在感应耦合等离子体源中产生的活性Cl位于衬底的表面之上。
如上所述，减少蚀刻气体的滞留时间并提高感应耦合等离子体源的功率基本上就限制了柱状体形成。此外，不是非阶梯式的变化而是在不同电平之间的RF偏置电压的跳变还消除了因为偏置电压中的快速改变引起的电压尖峰带来的柱状体形成。因此，本发明相对现有技术具有实质上的改进。
附图说明
图1是在蚀刻出的通孔中的柱状体形成的图像；
图2示出了用于GaAs通孔蚀刻工艺的Cl2的使用效率与气体滞留时间；
图3(a)和3(b)示出了用于操作参数的给定设置的柱状体密度与ICP功率；
图4说明限制环(confinement ring)的不同尺寸的柱状体密度中的差异；
图5示出了作为反应离子蚀刻(RIE)功率的函数的柱状体形成；
图6示出了RF偏置反射功率与使用数字RF偏置功率变化(50W-170W)的工艺的时间；
图7示出了RF偏置反射功率与使用跳变RF偏置功率变化(具有施加到数字RF偏置功率变化的2秒RC时间常数的50W-170W)的工艺时间；
图8说明在等离子体处理室中的限制环；以及
图9示出了根据本发明的一个实施例的不会引入柱状体形成的蚀刻衬底的优选方法。
具体实施方式
本发明的优选实施例指向一种利用高速Cl2气流(短的滞留时间)、高感应耦合等离子体(ICP)功率、ICP限制环、低RF偏置蚀刻初始和RF跳变中的至少一种来蚀刻GaAs通孔的方法。在以下更加详细的讨论中，这些工艺修改产生消除了柱状体的高速(＞6μm/分钟)通孔蚀刻工艺。此外，通过腐蚀倾斜的光刻胶掩膜就获得了倾斜的通孔轮廓。
GaAs通孔的干法蚀刻需要蚀刻相对的深度(～100μm)特征，以进入减薄的GaAs衬底、终止在金属蚀刻停止层上(典型为金)。如图表1中所示，由于蚀刻产品的相对高的挥发性，因此干法蚀刻工艺典型为氯基(即，BCl3/Cl2，Ar/Cl2，SiCl4/Cl2等)。虽然氟等离子体不会化学腐蚀GaAs，但也可以将少量含有先质体(CF4等)的氟添加到处理中，以便有助于轮廓控制。
表1
    组分     蚀刻产品     常规沸点(0C)
    Ga     GaCl2GaCl3     535201
    As     AsCl3     130
在氯基化学中各向异性GaAs蚀刻尊随着辅助离子化学蚀刻机理。在纯化学蚀刻工艺中，反应蚀刻产品具有足够的挥发性以便从表面自发地吸收(desorb)。在辅助离子工艺中，通过离子轰击来辅助蚀刻产品的解吸。辅助离子化学蚀刻工艺可以包含形成并去除非挥发性蚀刻产品，当蚀刻进行时该非挥发性蚀刻产品可以使表面几何形状变得粗糙。
虽然Cl2等离子体易于蚀刻GaAs，但是只有Cl2等离子体通常难于蚀刻任何自然氧化物，导致粗糙的表面。通常将氧消除剂(例如，BCl3或SiCl4)添加到处理气体的混合物中，以便去除任何自然氧化物。
提出的有关蚀刻Cl基等离子体的重要机理优选由以下提出的多个步骤组成：
离子化
       
蚀刻剂形成
       
衬底上的蚀刻剂的吸收
       Cl＝GaAssurf-nCl
蚀刻产物的形成
GaAs-nCl＝GaClx(ads)+AsCly(ads)
通过蒸发解析的产物
GaClx(ads)＝GaClx(gas)
AsCly(ads)＝AsCly(gas)
通过辅助离子解析的产物
GaCl x ( ads ) ions = GaCl x ( gas )
AsCl y ( ads ) ions = AsCl y ( gas )
一种可能用于GaAs蚀刻期间柱状体形成的机理是通过生成亚氯(GaCl2、GaCl、AsCl2或AsCl)。一旦形成较低挥发性的亚氯(即，GaCl2-b.p.5350C)就可以作为蚀刻掩膜初始柱状体形成。亚氯形成优选用于氯缺乏工艺方法中。因此，在Cl过量环境中，能够减少亚氯形成且由此减少柱状体形成。为了在晶片表面上提供过量的活性氯，可以进行各种工艺的变化，以下将更加详细地进行讨论。
对于给定的反应器容积和工艺压力，增加的总处理气体流速就减少了气体滞留时间。减少气体滞留时间就降低了氯的使用效率且在晶片表面上就导致了过量的活性氯。图2示出了用于GaAs通孔蚀刻工艺的Cl2使用效率10与处理气体滞留时间12的关系。如图2中所见，较短的气体滞留时间12导致较低的Cl2效率10且导致如插入的14和16中所示的降低的柱状体密度。因此，本发明的优选实施例使用减少气体滞留时间来使柱状体形成最少。
将较高的处理气体气流引入反应室就减少滞留时间，但是不会产生用于在所有位置使GaAs蚀刻期间的柱状体形成最少所需的较高的活性氯粒子的浓度。因此，优选使用与较高Cl2气流28一起相关的较高的ICP功率26，以便有效地将相对大量的Cl2离解为活性氯粒子。这在如下实验中得到了证实：即使在较高Cl2气流28下(低滞留时间)不用增加ICP功率26的，仍会产生柱状体形成24。例如，图3(a)和3(b)示出了在较低的ICP功率26下，甚至在流速28超过500sccm时，柱状体形成24密度也会增加。因此，使用与本发明的优选实施例结合的增加的ICP功率26，就能充分离解蚀刻气体并防止柱状体的形成。
在ICP和晶片表面之间设置空隙以迫使在ICP中产生的活性粒子位于晶片的表面之上还降低了柱状体密度。图4中示出了此结果，图4展示了在无限制环的工艺中形成的部件30和32上的柱状体42密度与利用7英寸孔隙以制造部件34和36以及利用8英寸孔隙以制造部件38和40的工艺之间的差异。绝大多数柱状体42被形成在无孔隙的衬底上形成的部件30中。相反，几乎很少的柱状体被形成在采用8英寸孔隙的衬底上形成的部件40中。因此，如图4中所示，可以利用限制环以便进一步减少柱状体42的形成。
除了使用如上所述的较高的处理气体气流和较高的ICP功率之外，本发明者已发现，在蚀刻开始期间使用低RF偏置电压也可以降低在GaAs通孔蚀刻期间的柱状体密度。在进入GaAs通孔蚀刻工艺之前，衬底被装配在刚性载体上(典型地，蓝宝石)并减薄至～100微米。在减薄操作过程期间，递减GaAs的表面(例如，嵌入的研磨材料、晶体结构的损伤等)。克服蚀刻表面上的污染的一个方法是利用物理蚀刻来进行初始蚀刻，此物理蚀刻能够去除挥发性和非挥发性蚀刻产物。对于此目的，Nam等人提出了Ar溅射蚀刻。
通过设计的实验，我们已经发现，较多化学地驱使蚀刻开始(高Cl2流速、高ICP功率、低RF偏压)导致较低的柱状体密度。这在图5中示出，图5是初始反应离子蚀刻功率52的不同水平下产生的柱状体50的数量的曲线。随着初始偏置功率52增加，柱状体形成50的量也增加。因此，本发明方法的优选实施例采用低初始反应离子蚀刻偏置水平。
典型的GaAs通孔蚀刻工艺由多个步骤组成(即，蚀刻开始、主蚀刻、过蚀刻等)。这些不同的步骤通常需要RF偏置功率。在具有不同RF偏置功率的两个工艺步骤之间的转换期间，由于匹配网络进行响应所需的时间，通常就存在RF偏置功率的瞬时下降。这种RF偏置下降伴随着相应的RF偏置反射功率的“尖峰(spike)”。实验已经证明，由于RF偏置下降，柱状体密度会增加。在工艺步骤之间的RF偏置变化是常规的步骤因数(数字改变)。因此，可以通过步骤之间的RF偏置跳变，使匹配网络需要的时间跟上所述改变来消除这些RF偏置下降(以及相关的反射功率尖峰)。可选地，通过利用可变的RF频率(即，频率匹配)而不是机械RF阻抗匹配网络，可以提高RF阻抗匹配的响应时间。
图6和7中示出了上述讨论的反射功率尖峰。这些图示出了对于相同工艺的RF偏置反射功率60与时间62的关系。在图6中，第一工艺采用数字RF偏置功率变化(50W-170W)，并展示了当RF偏置功率从50W变化至170W时在RF偏置反射功率中的瞬时尖峰64。这是除较小的尖峰66和68之外的尖峰，当激活等离子体66时且当结束等离子体68时产生尖峰66和68。然而，在功率的转换期间，尖峰64主要产生不希望的柱状体。
可以通过设置具有模拟RF偏置设置点的RC内置电路，跳变在图6中说明的设置点的步骤改变。如图7中所示，该第二工艺采用跳变的RF偏置功率变化(具有2秒时间常数的50W-170W)并示出了RF偏置反射功率中的更加小的尖峰64。可选地，代替采用模拟设置点线中的RC电路，在操作软件之中可以进行设置点跳变。任何方式中，原理都是通过消除RF偏置电压的快速变化来使柱状体的形成最少。
图8说明在等离子体处理室72之中的限制环70。限制环70位于衬底74之上。在本实施例中，示出了位于ICP源78之中的电极76上的衬底74。
图9是本发明的优选实施例的一个实例。该方法开始为方框80，在衬底上形成掩膜层。然后，如在方框82中提出，将衬底设置在感应耦合等离子体处理系统中。在方框84中，在处理系统中的感应耦合等离子体源和衬底表面之间放置孔隙。如上所述，在等离子体源和衬底表面之间放置孔隙就迫使在ICP室中产生的活性粒子位于晶片的表面之上，由此在衬底上禁止柱状体形成。此外，在方框86中，将高Cl2气流引入处理系统中。此高Cl2气流增加了处理室中的活性剂的数量并进一步降低柱状体的形成。在方框88中，采用低偏置蚀刻电压来激活等离子体。此偏置电压在不同电平之间跳变，以防止在转换期间产生的电压尖峰，如方框90中所示。在方框92中，利用高ICP功率，将GaAs蚀刻至所需的深度。最后，在方框94中，从处理系统中移出衬底，并从衬底上剥除掩膜层，以便实现无柱状体蚀刻的结构。
利用上述优选方法，采用以下详细的工艺条件，蚀刻作为包括15％晶片表面的部分图形的构图有40微米直径通孔阵列的150mm GaAs晶片。
步骤1(蚀刻开始)
BCl3           25sccm
Cl2            500sccm
压力            12mTorr
ICP功率         1800W
RF偏压          70W
步骤2(蚀刻至最终深度)
BCl3           25sccm
Cl2            500sccm
压力            12mTorr(毫乇)
ICP功率         1200W
RF偏压          170W
在9微米/分钟的蚀刻速度、对光刻胶的选择性比＞13∶1下蚀刻晶片，且在整个晶片表面之上实质上无柱状体。
应当理解，在此示出并描述的本发明的具体实施例仅仅是实例性的。现在，在不脱离本发明的精神和范围之内，本领域技术人员可以进行各种修改、变化、替换和等同的替代。因此，希望在此示出并描述的附图中的主题认为仅仅用于说明并不用于限制目的，并且本发明的范围唯一通过附加的权利要求来确定。

Claims (25)

1.一种用于在衬底中形成通孔的改进方法，该方法包括步骤：
在该衬底上形成掩膜层；
在感应耦合等离子体处理系统中放置所说的衬底；
将高速Cl2气流引入该处理系统；
通过提高感应耦合等离子体处理系统的功率电平以便更加充分地离解高速Cl2气流，在该衬底中蚀刻通孔；
从该等离子体处理系统中移出该衬底；以及
从所说的衬底剥除所说的掩膜层。
2.根据权利要求1的方法，其中，所说的处理系统具有感应耦合等离子体限制环。
3.根据权利要求1的方法，还包括利用低偏置RF功率来进行初始蚀刻的步骤。
4.根据权利要求1的方法，还包括减少在蚀刻工艺期间采用的蚀刻气体的滞留时间以防止形成柱状体的步骤。
5.根据权利要求1的方法，包括在工艺步骤间的不同电平之间使RF功率跳变以便消除在蚀刻期间形成柱状体的步骤。
6.根据权利要求1的方法，其中，所述蚀刻工艺还包括辅助离子蚀刻工艺。
7.一种使用感应耦合等离子体源在GaAs衬底中形成通孔的改进方法，该方法包括步骤：
在该GaAs衬底上形成掩膜层；
在感应耦合等离子体处理系统中放置所说的GaAs衬底；
通过采用低偏置RF功率进行初始蚀刻，在该GaAs衬底中蚀刻通孔；
从该等离子体处理系统中移出该GaAs衬底；以及
从所说的GaAs衬底剥除所说的掩膜层。
8.根据权利要求7的方法，其中，所说的处理系统具有感应耦合等离子体限制环。
9.根据权利要求7的方法，还包括将高速Cl2气流引入该处理系统的步骤。
10.根据权利要求9的方法，还包括提高感应耦合等离子体处理系统的功率电平以便更加充分地离解该高速Cl2气流的步骤。
11.根据权利要求7的方法，还包括减少在蚀刻工艺期间采用的蚀刻气体的滞留时间以防止形成柱状体的步骤。
12.根据权利要求7的方法，包括在工艺步骤间的不同电平之间使RF功率跳变以便消除在蚀刻期间形成柱状体的步骤。
13.根据权利要求7的方法，其中，所述蚀刻工艺还包括辅助离子蚀刻工艺。
14.一种用于在衬底中形成通孔的改进方法，其包括步骤：
在该衬底上形成掩膜层；
在感应耦合等离子体处理系统中放置所说的衬底；
减少在蚀刻工艺期间采用的蚀刻气体的滞留时间以防止形成柱状体；
通过提高感应耦合等离子体处理系统的功率电平以便更加充分地离解该蚀刻气体，在该衬底中蚀刻通孔；
从该等离子体处理系统中移出该衬底；以及
从所说的衬底剥除所说的掩膜层。
15.根据权利要求14的方法，其中，所说的处理系统具有感应耦合等离子体限制环。
16.根据权利要求14的方法，还包括将高速Cl2气流引入该处理系统的步骤。
17.根据权利要求14的方法，还包括利用低偏置RF功率来进行初始蚀刻的步骤。
18.根据权利要求14的方法，包括在工艺步骤间的不同电平之间使所述RF功率跳变以便消除在蚀刻期间形成柱状体的步骤。
19.根据权利要求14的方法，其中，所述蚀刻工艺还包括辅助离子蚀刻工艺。
20.一种用于在衬底中形成通孔的改进方法，其包括步骤：
在该衬底上形成掩膜层；
在感应耦合等离子体处理系统中放置所说的衬底；
采用低偏置RF功率来进行初始蚀刻；
通过在工艺步骤间的不同电平之间使RF功率跳变以便消除在蚀刻工艺期间形成柱状体来蚀刻所述衬底中的通孔；
从该等离子体处理系统中移出该衬底；以及
从所说的衬底剥除所说的掩膜层。
21.根据权利要求20的方法，其中，所说的处理系统具有感应耦合等离子体限制环。
22.根据权利要求20的方法，还包括将高速Cl2气流引入该处理系统的步骤。
23.根据权利要求22的方法，还包括提高感应耦合等离子体处理系统的功率电平以便更加充分地离解该高速Cl2气流的步骤。
24.根据权利要求20的方法，还包括减少在蚀刻工艺期间采用的蚀刻气体的滞留时间以防止形成柱状体的步骤。
25.根据权利要求20的方法，其中，所述蚀刻工艺还包括辅助离子蚀刻工艺。
CNB03808029XA 2002-04-09 2003-04-07 用于蚀刻通孔的改进方法 Expired - Lifetime CN100345259C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US37105602P 2002-04-09 2002-04-09
US60/371,056 2002-04-09
US10/407,831 2003-04-04
US10/407,831 US6846747B2 (en) 2002-04-09 2003-04-04 Method for etching vias

Publications (2)

Publication Number Publication Date
CN1647254A true CN1647254A (zh) 2005-07-27
CN100345259C CN100345259C (zh) 2007-10-24

Family

ID=29254434

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB03808029XA Expired - Lifetime CN100345259C (zh) 2002-04-09 2003-04-07 用于蚀刻通孔的改进方法

Country Status (6)

Country Link
US (1) US6846747B2 (zh)
EP (1) EP1493177A4 (zh)
JP (1) JP4584592B2 (zh)
CN (1) CN100345259C (zh)
AU (1) AU2003262125A1 (zh)
WO (1) WO2003088313A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623336A (zh) * 2011-01-27 2012-08-01 中国科学院微电子研究所 一种砷化镓基微波单片集成电路功率器件的制作方法
CN107452611A (zh) * 2016-05-20 2017-12-08 Spts科技有限公司 用于等离子体蚀刻工件的方法及装置
CN107799411A (zh) * 2016-09-06 2018-03-13 Spts科技有限公司 监测和控制晶片衬底形变的方法和系统

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7879184B2 (en) * 2006-06-20 2011-02-01 Lam Research Corporation Apparatuses, systems and methods for rapid cleaning of plasma confinement rings with minimal erosion of other chamber parts
JP4922705B2 (ja) * 2006-09-15 2012-04-25 株式会社日立ハイテクノロジーズ プラズマ処理方法および装置
US7754394B2 (en) * 2006-11-14 2010-07-13 International Business Machines Corporation Method to etch chrome for photomask fabrication
US20090286397A1 (en) * 2008-05-15 2009-11-19 Lam Research Corporation Selective inductive double patterning
EP2224469A3 (en) * 2009-02-25 2015-03-25 Imec Method for etching 3d structures in a semiconductor substrate, including surface preparation
CN101937175B (zh) * 2009-07-03 2012-08-22 中芯国际集成电路制造(上海)有限公司 光刻方法
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US9070760B2 (en) 2011-03-14 2015-06-30 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
CN105870007A (zh) * 2016-04-22 2016-08-17 杭州立昂东芯微电子有限公司 一种电感耦合等离子体干法刻蚀砷化镓背孔工艺
US11721525B2 (en) 2021-11-08 2023-08-08 Applied Materials, Inc. Sensorless RF impedance matching network

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5169487A (en) 1990-08-27 1992-12-08 Micron Technology, Inc. Anisotropic etch method
JPH04298036A (ja) * 1991-03-26 1992-10-21 Mitsubishi Electric Corp 半導体装置の製造方法
US6008133A (en) 1991-04-04 1999-12-28 Hitachi, Ltd. Method and apparatus for dry etching
JP3502651B2 (ja) 1993-02-08 2004-03-02 トリクイント セミコンダクター テキサス、エルピー 電極形成法
US5456796A (en) 1993-06-02 1995-10-10 Applied Materials, Inc. Control of particle generation within a reaction chamber
JPH07331460A (ja) 1994-06-02 1995-12-19 Nippon Telegr & Teleph Corp <Ntt> ドライエッチング方法
US5744049A (en) * 1994-07-18 1998-04-28 Applied Materials, Inc. Plasma reactor with enhanced plasma uniformity by gas addition, and method of using same
US5441596A (en) 1994-07-27 1995-08-15 Cypress Semiconductor Corporation Method for forming a stable plasma
JP3799073B2 (ja) * 1994-11-04 2006-07-19 株式会社日立製作所 ドライエッチング方法
US5624529A (en) 1995-05-10 1997-04-29 Sandia Corporation Dry etching method for compound semiconductors
US5902494A (en) 1996-02-09 1999-05-11 Applied Materials, Inc. Method and apparatus for reducing particle generation by limiting DC bias spike
US5968845A (en) * 1996-02-13 1999-10-19 Matsushita Electric Industrial Co., Ltd. Method for etching a compound semiconductor, a semi-conductor laser device and method for producing the same
US6254746B1 (en) 1996-05-09 2001-07-03 Applied Materials, Inc. Recessed coil for generating a plasma
US5637189A (en) * 1996-06-25 1997-06-10 Xerox Corporation Dry etch process control using electrically biased stop junctions
DE19706682C2 (de) 1997-02-20 1999-01-14 Bosch Gmbh Robert Anisotropes fluorbasiertes Plasmaätzverfahren für Silizium
US6008130A (en) 1997-08-14 1999-12-28 Vlsi Technology, Inc. Polymer adhesive plasma confinement ring
JP3883144B2 (ja) * 1997-09-30 2007-02-21 富士通株式会社 半導体装置の製造方法
US5849639A (en) 1997-11-26 1998-12-15 Lucent Technologies Inc. Method for removing etching residues and contaminants
JP3003998B2 (ja) 1998-03-18 2000-01-31 インターナショナル・ビジネス・マシーンズ・コーポレイション ドライエッチング方法およびその方法を用いたｔｆｔの製造方法
JPH11284080A (ja) * 1998-03-27 1999-10-15 Sony Corp 半導体装置の製造方法
US5948703A (en) 1998-06-08 1999-09-07 Advanced Micro Devices, Inc. Method of soft-landing gate etching to prevent gate oxide damage
US6057244A (en) 1998-07-31 2000-05-02 Applied Materials, Inc. Method for improved sputter etch processing
US6492277B1 (en) 1999-09-10 2002-12-10 Hitachi, Ltd. Specimen surface processing method and apparatus
US6139679A (en) 1998-10-15 2000-10-31 Applied Materials, Inc. Coil and coil feedthrough
ATE458261T1 (de) * 1998-12-11 2010-03-15 Surface Technology Systems Plc Plasmabehandlungsgerät
US6255221B1 (en) 1998-12-17 2001-07-03 Lam Research Corporation Methods for running a high density plasma etcher to achieve reduced transistor device damage
JPH11260797A (ja) * 1998-12-22 1999-09-24 Hitachi Ltd プラズマ処理方法及び半導体装置の製造方法
US6178919B1 (en) 1998-12-28 2001-01-30 Lam Research Corporation Perforated plasma confinement ring in plasma reactors
US6261406B1 (en) * 1999-01-11 2001-07-17 Lsi Logic Corporation Confinement device for use in dry etching of substrate surface and method of dry etching a wafer surface
US6214720B1 (en) 1999-04-19 2001-04-10 Tokyo Electron Limited Plasma process enhancement through reduction of gaseous contaminants
JP3287408B2 (ja) * 1999-06-16 2002-06-04 日本電気株式会社 半導体装置および半導体基板貫通導体の形成方法
US6399515B1 (en) 1999-06-21 2002-06-04 Taiwan Semiconductor Manufacturing Company Plasma etch method for forming patterned chlorine containing plasma etchable silicon containing layer with enhanced sidewall profile uniformity
US6415198B1 (en) 1999-06-25 2002-07-02 Applied Materials, Inc. Plasma etching of silicon using a chlorine chemistry augmented with sulfur dioxide
US6287974B1 (en) * 1999-06-30 2001-09-11 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
JP2001023955A (ja) 1999-07-07 2001-01-26 Mitsubishi Electric Corp プラズマ処理装置
US6451157B1 (en) 1999-09-23 2002-09-17 Lam Research Corporation Gas distribution apparatus for semiconductor processing
US6410451B2 (en) 1999-09-27 2002-06-25 Lam Research Corporation Techniques for improving etching in a plasma processing chamber
US6326307B1 (en) 1999-11-15 2001-12-04 Appllied Materials, Inc. Plasma pretreatment of photoresist in an oxide etch process
US6475889B1 (en) 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits
JP2002043424A (ja) * 2000-07-24 2002-02-08 Hitachi Ltd 半導体装置およびその製造方法
US6433484B1 (en) 2000-08-11 2002-08-13 Lam Research Corporation Wafer area pressure control
US6391787B1 (en) 2000-10-13 2002-05-21 Lam Research Corporation Stepped upper electrode for plasma processing uniformity
TW582071B (en) 2001-03-20 2004-04-01 Macronix Int Co Ltd Method for etching metal in a semiconductor
TW552678B (en) * 2001-05-29 2003-09-11 Sharp Kk Semiconductor apparatus and process for producing the same, and process for making via hole
TW546819B (en) * 2001-05-30 2003-08-11 Sharp Kk Semiconductor device, manufacturing method thereof, and monolithic microwave integrated circuit
JP3834589B2 (ja) * 2001-06-27 2006-10-18 株式会社ルネサステクノロジ 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102623336A (zh) * 2011-01-27 2012-08-01 中国科学院微电子研究所 一种砷化镓基微波单片集成电路功率器件的制作方法
CN102623336B (zh) * 2011-01-27 2014-09-17 中国科学院微电子研究所 一种砷化镓基微波单片集成电路功率器件的制作方法
CN107452611A (zh) * 2016-05-20 2017-12-08 Spts科技有限公司 用于等离子体蚀刻工件的方法及装置
CN107452611B (zh) * 2016-05-20 2023-02-28 Spts科技有限公司 用于等离子体蚀刻工件的方法及装置
CN107799411A (zh) * 2016-09-06 2018-03-13 Spts科技有限公司 监测和控制晶片衬底形变的方法和系统
CN107799411B (zh) * 2016-09-06 2022-11-15 Spts科技有限公司 监测和控制晶片衬底形变的方法和系统

Also Published As

Publication number Publication date
AU2003262125A8 (en) 2003-10-27
WO2003088313A2 (en) 2003-10-23
AU2003262125A1 (en) 2003-10-27
JP2005522872A (ja) 2005-07-28
US20030216034A1 (en) 2003-11-20
US6846747B2 (en) 2005-01-25
CN100345259C (zh) 2007-10-24
EP1493177A2 (en) 2005-01-05
JP4584592B2 (ja) 2010-11-24
WO2003088313A3 (en) 2004-04-08
EP1493177A4 (en) 2009-03-11

Similar Documents

Publication Publication Date Title
US6062237A (en) Polymer removal from top surfaces and sidewalls of a semiconductor wafer
EP1827871B1 (en) Methods for removing black silicon and black silicon carbide from surfaces of silicon and silicon carbide electrodes for plasma processing apparatuses
US5338399A (en) Dry etching method
KR101449081B1 (ko) 기판 처리 방법
CN1647254A (zh) 用于蚀刻通孔的改进方法
JPS6352118B2 (zh)
JPH0336300B2 (zh)
CN1524287A (zh) 用于蚀刻有机低k材料的特殊化学工艺
EP2159829A2 (en) Selective etching of silicon dioxide compositions
JP3336975B2 (ja) 基板処理方法
KR20090023363A (ko) 플라즈마 프로세싱 시스템에 대한 마스크 언더컷 및 노치를최소화시키는 방법
TW200402102A (en) Two stage etching of silicon nitride to form a nitride spacer
CN111261555B (zh) 半导体设备恢复方法
JP2004111779A (ja) 有機系絶縁膜のエッチング方法及び半導体装置の製造方法
KR20140043880A (ko) 플라즈마 에칭 방법
WO2002019408A2 (en) Method of etching carbon-containing silicon oxide films
JPH10199869A (ja) ドライエッチング方法
CN1551307A (zh) 半导体器件的制造方法和等离子体蚀刻装置的清洁方法
CN1220485A (zh) 半导体器件的制造方法
CN100423182C (zh) 在等离子体加工系统中蚀刻时减少光致抗蚀剂变形的方法
JPH06338479A (ja) エッチング方法
JPH10150019A (ja) フォトレジスト選択性を向上し重合体密着性を改善するためのプラズマ反応処理法
US6368978B1 (en) Hydrogen-free method of plasma etching indium tin oxide
KR100218772B1 (ko) 드라이에칭방법
CN1851857A (zh) 一种硅片脱附工艺

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term
CX01 Expiry of patent term

Granted publication date: 20071024