CN1612199A - 包括用于灰度等级显示的解码电路的显示装置 - Google Patents

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Abstract

本发明提出一种包括用于灰度等级显示的解码电路的显示装置，其中的解码电路(70)包括分别对应于灰度等级电压(V1～V64)的解码路径(DP(1)～DP(64))。各解码路径具有分别对应于显示信号位(D0～D5)的串联连接的解码晶体管。在所选的解码路径中，串联连接的解码晶体管全部导通，而向解码电路的输出节点传送对应的灰度等级电压。各解码晶体管的栅极与分别传送对应的显示信号位及其反信号的第一和第二信号线(SL和ZSL)的一个信号线相连。不与栅极相连的另一个信号线进行配置，使得在与该解码晶体管的源极或栅极电连接的节点之间形成与栅极电容相同的寄生电容。由此，可以不增大电路面积，提高解码电路的抗噪声性。

Description

包括用于灰度等级显示的解码电路的显示装置
技术领域
本发明涉及文字和图像等的显示装置，尤其涉及可进行基于数字信号的灰度等级显示的显示装置。
背景技术
作为个人计算机、电视接收机、便携电话和便携信息终端设备等的显示面板，使用了包括液晶元件或场致发光(EL)元件来作为显示用像素的显示装置。这种显示装置与现有类型的显示装置相比较，在低消耗功率和小型轻质方面有很多优点。
包括液晶元件或EL元件的像素根据所施加的电压(下面，将向像素施加的电压称为“显示电压”)的电平，其显示亮度变化。因此，这些像素中，可通过分等级设定显示电压，使其还可对应于中间亮度，而进行灰度等级显示。通常，采用响应于灰度等级显示用的多比特的数字信号的解码结果，分等级设定显示电压的结构。
因此，在可进行灰度等级显示的显示装置中，需要解码数字信号，识别所指示的灰度等级亮度用的解码电路。通常，该解码电路中，由于为进行解码需要多个晶体管开关，所以有缩小其电路规模的问题。
为解决这种问题，例如，在特开2001-34234号公报中，公开了被称为所谓的竞赛(tournament)方式的解码电路的结构。
该方式中，公开了每当通过N比特(N：大于或等于2的整数)的数字信号来显示2的N幂乘(下面，标记为“2^N”)等级的灰度等级亮度时，在分别生成2^N等级的灰度等级电压的节点和生成显示电压的节点之间串联连接N个N-MOS(Metal Oxide Semiconductor)晶体管的解码电路的结构和在灰度等级电压的传送路径中减少串联连接的N-MOS晶体管的数目的解码电路的结构。
但是，上述公报的图8所示的解码电路的结构中，需要补偿可使解码电路面积小规模化结构的因N-MOS晶体管的门限值电压引起的电压降。因此，构成解码电路的N-MOS晶体管的栅极电压需要设定为至少相对应传送的灰度等级电压高门限值电压。
结果，由于栅极电压的振幅变大，所以可经N-MOS晶体管的栅极和源极或漏极间的寄生容量传送的噪声振幅也变大，而产生了给施加到像素的显示电压造成的影响变大的问题。
另外，上述公报的图9所示的解码电路中，通过减少灰度等级电压的传送路径中含有的N-MOS晶体管的数目，而抑制了灰度等级电压的电压降。但是，相反，由于解码电路整体所需的晶体管数目增加了，所以在电路的小型化和制造产量方面存在问题。
发明内容
本发明的目的是提供一种包括能够抑制电路面积的增大且抗噪声性高的解码电路的、可等级显示的显示装置。
根据本发明的显示装置，执行对应于多比特的数字信号的灰度等级显示，包括：多个电压节点，分别传送分等级的多个灰度等级电压；多个第一信号线，分别传送数字信号的多个比特；多个第二信号线，沿与多个第一信号线相同的方向设置，分别传送多比特的反信号；解码电路，根据数字信号选择多个灰度等级电压的一个，将所选的所述灰度等级电压作为显示电压输出到输出节点；像素，用于显示对应于由解码电路选择的显示电压的亮度；解码电路包括分别形成的多个解码路径，使其在多个电压节点和输出节点之间与第一和第二信号线相交；多个解码路径分别包括分别对应于数字信号的多比特的多个场效应型晶体管；多个场效应型晶体管沿与第一和第二信号线相交的方向配置，串联连接在输出节点与对应的电压节点之间；多个场晶体管的各个栅极与传送对应的比特与其反信号的第一和第二信号线中的一个信号线相连；多个场效应晶体管分别构成为在不与第一和第二信号线中的栅极连接的另一个信号线和与源极或漏极电连接的节点之间形成电容。多个解码路径中根据数字信号所选的一个中，多个场效应型晶体管全部导通，其余的解码路径中，多个场效应型晶体管的至少一个截止。
本发明的主要优点是传送灰度等级电压用的解码路径对于显示信号的各比特，从第一和第二信号线分别重叠彼此互补的反相噪声。因此，可以不增加解码晶体管的个数地提高解码电路的抗噪声性，从而高精度地设定灰度等级电压。结果，可以提高显示装置的显示质量。
本发明的上述和其他的目的、特征、方面和优点可以从与附图相关联地理解的与本发明有关的下面的详细说明中看出。
附图说明
图1是表示作为根据本发明的实施形态的显示装置的代表例表示的液晶显示装置的整体结构的框图；
图2是表示包含EL元件的像素构成例的电路图；
图3是表示根据本发明的实施形态的解码电路的构成例的电路图；
图4是表示详细说明图3所示的解码电路的结构的平面图；
图5是图4的V-V截面图；
图6是说明图1所示的像素部分的结构的图；
图7是说明图3～图5所示的解码电路的制造工艺的流程图；
图8是表示根据本发明的实施形态的解码电路的其他构成例的电路图。
具体实施方式
下面，参照附图详细说明本发明的实施形态。图中的同一符号表示相同或相当部分。
图1是表示作为根据本发明的实施形态的显示装置的代表例所示的液晶显示装置10的整体结构的框图。
参照图1，本实施形态的液晶显示装置10包括液晶阵列部20、栅极驱动器30和源极驱动器40。
液晶阵列部20包括按行列状配置的多个像素25。分别对应于像素的行(下面，还称为“像素行”)，配置栅极线GL，分别对应于像素的列(下面，还称为“像素列”)，设置数据线DL。图1中，代表性地以表示第一行的第一列和第二列的像素及与此对应的栅极线G11和数据线DL1、DL2为代表来表示。
各像素25具有在对应的数据线DL和像素节点Np之间设置的像素开关元件26、并联连接在像素节点Np和公共电极节点Nc之间的保持电容27和液晶显示元件28。根据像素节点Np和公共电极节点Nc之间的电压差，液晶显示元件28中的液晶的定向性变化，响应于此，液晶显示元件28的显示亮度变化。由此，根据经数据线DL和像素开关元件26传送到像素节点Np的显示电压，可以控制各像素的亮度。像素开关元件26例如由n型场效应晶体管构成。
即，通过将对应于最大亮度的电压差与对应于最小亮度的电压差间的中间电压差施加到像素节点Np和公共电极节点Nc之间，而可得到中间亮度。即，通过分等级地设定显示电压，而可得到有灰度等级的亮度。
栅极驱动器30根据预定的扫描周期，依次激活栅极线GL。像素开关元件26的栅极与对应的栅极线GL连接。因此，在对应的栅极线GL的激活状态(H电平)期间中，像素节点Np与对应的数据线DL连接。通常，像素开关元件26由与液晶显示元件28相同的绝缘体基板(玻璃基板·树脂基板等)上形成的TFT(Thin-Film Transistor)元件构成。通过保持电容27保持向像素节点Np传送的显示电压。
或者，包含图2所示的EL元件的像素可适用于图1中的像素25。
参照图2，像素25#包括像素开关元件26、保持电容27#、EL显示元件28#和电流驱动晶体管29。像素开关元件26与像素25中的开关元件相同，在对应的数据线DL(图2的例子中为数据线DL1、下面相同)和像素节点Np之间设置，其栅极与对应的栅极线GL(图2的例子中为数据线GL1，下面相同)连接。保持电容27#连接在像素节点Np和电压Vdd之间。EL显示元件28#和电流驱动晶体管29串联连接在电压Vdd和电压Vss之间。电流驱动晶体管29例如由p型场效应型晶体管构成。通常，像素开关元件26和电流驱动晶体管29在与EL显示元件28#相同的绝缘体基板上形成。
像素开关元件26在对应的栅极线GL的激活状态(H电平)期间中，将像素节点Np与数据线DL连接。由此，将数据线DL上的显示电压传送到像素节点Np。像素节点Np的电压由保持电容27#保持。
电流驱动晶体管29具有与像素节点Np连接的栅极，将对应于像素节点Np的电压的电流Ie1供给EL显示元件28#。EL显示元件28#的显示亮度根据所供给的通过电流Ie1变化。因此，像素25#中也通过分等级设定向像素施加的显示电压，而分灰度等级地设定EL显示元件的亮度。
从下面的说明可以明白，本申请关于可根据施加给各个像素的显示电压来显示中间亮度的显示装置的周边电路，特别是解码电路的结构。因此，下面说明的本发明的实施形态中作为显示装置的代表例所示的液晶显示装置中，若由包含EL元件的像素25#来替换包含液晶显示元件的像素25，则可使用相同结构的周边电路，构成进行由EL元件进行的显示的本发明的显示装置。
重新参照图1，源极驱动器40向数据线DL输出由作为N比特的数字信号的显示信号SIG分等级设定的显示电压。下面，本实施例中，代表性地说明了N＝6时，即显示信号SIG由显示信号位D0～D5构成时的结构，但是本发明的适用中，并不特别限定显示信号SIG的比特数，也可以为任意的比特数。
根据6比特的显示信号SIG，各像素中，可显示2^6＝64等级的灰度等级。进一步，若由R(Red)、G(Green)和B(Blue)的各一个像素形成了一个彩色显示单位，则可显示约26万色的彩色。
源极驱动器40包括移位寄存器50、数据锁存电路52、54、灰度等级电压生成电路60、解码电路70和模拟放大器80。
显示信号SIG对应于每个像素25的显示亮度而被串行生成。即，各定时的显示信号位D0～D5表示液晶阵列部20中的一个像素25的显示亮度。
移位寄存器50在与切换显示信号SIG的设定的预定周期同步的定时中，对数据锁存电路52指示取得显示信号位D0～D5。数据锁存电路52依次取得并保持串行生成的一个像素行的显示信号SIG。
在将一个像素行的显示信号SIG取到数据锁存电路52中的定时中，响应于锁存信号LT的激活，将数据锁存电路52中锁存的显示信号群传送到数据锁存电路54。
灰度等级电压生成电路60由串联连接在高电压VH和低电压VL间的63个分压电阻构成，分别对电压节点N1～N64生成64等级的灰度等级电压V1～V64。另外，对于灰度等级电压生成电路60，没有必要一体地设置在源极驱动器40内，还可以是从源极驱动器40的外部向电压节点N1～N4供给灰度等级电压V1～V64的结构。
解码电路70解码在数据锁存电路54中锁存的显示信号，并根据该解码选择灰度等级电压V1～V64。解码电路70将所选的等级电压(V1～V64中的一个)作为显示电压在解码输出节点Nd上生成。本实施形态中，解码电路70根据在数据锁存电路54中锁存的显示信号，并行输出一行的显示电压。另外，图1中，代表性地表示对应于第一列和第二列的数据线DL1、DL2的解码输出节点Nd1、Nd2。
模拟放大器80将分别对应于输出到解码输出节点Nd1、Nd2...的显示电压的模拟电压分别输出到数据线DL1、DL2...中。
图1例示了栅极驱动器30与源极驱动器40与液晶阵列部20一体形成的液晶显示装置10的结构，但是对于栅极驱动器30和源极驱动器40，也可设置为液晶阵列部20的外部电路。
接着，详细说明解码电路的结构。
图3是表示图1所示的解码电路的构成例的电路图。图3代表性地表示对应于解码输出节点Nd1的结构。虽然没有图示，但是在与各数据线DL对应的各输出节点Nd中，设置了与图3相同的结构。
参照图3，解码电路70包括解码路径DP(1)～DP(64)。为从节点N1～N64分别向输出节点Nd1传送灰度等级电压V1～V64，而设置解码路径DP(1)～DP(64)。图3代表性地表示对应于灰度等级电压V1、V2、V63、V64的解码路径DP(1)、DP(2)、DP(63)、DP(64)。虽然没有图示，但是对于灰度等级电压V3～V62，也分别配置相同结构的解码路径。
在配置了解码电路70的区域中沿同一方向(Y方向)设置了分别传送显示信号位D0～D5的信号线SL(0)～SL(5)和分别传送显示信号位D0～D5的反信号、即反转位/D0～/D5的信号线ZSL(0)～ZSL(5)。
若进行总括说明，则在第i(i：0～64的整数)的解码路径DP(i)中，在节点Ni和输出节点Nd1之间沿X方向排列分别对应于显示信号位D0～D5的解码晶体管T0(i)～T5(i)，且串联连接。解码晶体管T0(i)的栅极与信号线SL(0)与ZSL(0)的一个相连，解码晶体管T1(i)的栅极与信号线SL(1)和ZSL(1)的一个相连，解码晶体管T2(i)的栅极与信号线SL(2)和ZSL(2)的一个连接。同样，解码晶体管T3(i)的栅极与信号线SL(3)和ZSL(3)的一个连接，解码晶体管T4(i)的栅极与信号线SL(4)和ZSL(4)的一个连接，解码晶体管T5(i)的栅极与信号线SL(5)和ZSL(5)的一个连接。本申请的适用中，解码晶体管由场效应管构成。本实施形态中，解码晶体管代表性地由n型薄膜晶体管(TFT)构成。
这里，解码晶体管T0(i)～T5(i)与信号线SL(总括表示SL(0)～SL(5))和信号线ZSL(总括表示ZSL(0)～ZSL(5))的连接决定为对应于以显示信号位D0为最低位的显示信号位D0～D5的增加，电压节点N1～N64依次与输出节点Nd1电连接。
例如，解码路径DP(64)沿与信号线SL和ZSL相交的方向(X方向)配置，包括在电压节点N64和解码输出节点Nd1之间串联连接的解码晶体管T0(64)～T5(64)。解码晶体管T0(64)～T5(64)的栅极分别与信号线SL(0)～SL(5)相连。因此，在显示信号位(D1，D2，D3，D4，D5)＝(1，1，1，1，1)时，解码路径DP(64)中的解码晶体管T0(64)～T5(64)全部导通，电压节点N64与解码输出节点Nd1电连接。由此，从所有解码路径中有选择地形成解码路径DP(64)，而向输出节点Nd1有选择地输出灰度等级电压V64。
同样，解码路径DP(63)沿X方向配置，包括在电压节点N63和解码输出节点Nd1之间串联连接的解码晶体管T0(63)～T5(63)。解码晶体管T0(63)的栅极与信号线ZSL(0)连接，解码晶体管T1(63)～T5(63)的栅极分别与信号线SL(1)～SL(5)连接。因此，在显示信号位(D1，D2，D3，D4，D5)＝(0，1，1，1，1)时，解码路径DP(63)中的解码晶体管T0(63)～T5(63)全部导通，电压节点N63与解码输出节点Nd1电连接。由此，从所有解码路径中有选择地形成解码路径DP(63)，而向输出节点Nd1有选择地输出灰度等级电压V63。
另外，解码路径DP(2)沿X方向配置，包括在电压节点N2和解码输出节点Nd1之间串联连接的解码晶体管T0(2)～T5(2)。解码晶体管T0(2)的栅极与信号线SL(0)连接，解码晶体管T1(2)～T5(2)的栅极分别与信号线ZSL(1)～ZSL(5)连接。因此，在显示信号位(D1，D2，D3，D4，D5)＝(1，0，0，0，0)时，解码路径DP(2)中的解码晶体管T0(2)～T5(2)全部导通，电压节点N2与解码输出节点Nd1电连接。由此，从所有解码路径中有选择地形成解码路径DP(2)，而向输出节点Nd1有选择地输出灰度等级电压V62。
同样，解码路径DP(1)沿与X方向配置，包括在电压节点N1和解码输出节点Nd1之间串联连接的解码晶体管T0(1)～T5(1)。解码晶体管T0(1)～T5(1)的栅极分别与信号线ZSL(0)～ZSL(5)连接，因此，在显示信号位(D1，D2，D3，D4，D5)＝(0，0，0，0，0)时，解码路径DP(2)中的解码晶体管T0(1)～T5(1)全部导通，电压节点N1与解码输出节点Nd1电连接。由此，从所有解码路径中有选择地形成解码路径DP(1)，而向输出节点Nd1有选择地输出灰度等级电压V1。
这样，解码电路70中，对每条解码路径DP(总括表示解码路径DP(1)～DP(64))独立配置解码晶体管，各解码晶体管不在解码路径DP间共用。因此，解码晶体管的配置个数为显示信号的比特数和灰度等级电压数的积。
通过这种结构，根据显示信号位D0～D5选择一条解码路径，在所选的解码路径中，导通所有的解码晶体管。另一方面，在其他解码路径中，至少一个解码晶体管截止。因此，对应于以显示信号位D0为最低位的显示信号位D0～D5的64种组合，解码电路70有选择地向输出节点Nd1传送灰度等级电压的V1到V64的其中之一来作为显示电压。
如上所述，解码电路70内的解码晶体管的各个栅极与信号线SL(总括表示SL(0)～SL(5)，下面相同)和信号线ZSL(总括表示ZSL(0)～ZSL(5)，下面相同)的一个。因此，在该一个信号线和各解码路径DP之间形成了栅极电容。结果，若传送该一个信号线的显示信号位从H电平变为L电平或从L电平变为H电平，该电压变化通过经上述栅极电容的电容耦合，作为噪声重叠在所传送的灰度等级电压上。
本发明中，各解码晶体管中，作为不与栅极连接的另一个信号线配置为在与该解码晶体管的源极或栅极电连接的节点间形成了寄生电容C。由于该另一个信号线上产生了与上述一个信号线反相的电压变化，所以该电压变化通过经上述寄生电容C的电容耦合，进一步作为噪声重叠在传送灰度等级电压的解码路径DP上。
这样，各解码晶体管中，从一个或另一个信号线分别重叠彼此抵消反相的噪声。因此，在所选的解码路径中，可以抑制因显示信号位D0～D5的变化在灰度等级电压(显示电压)上产生的噪声。结果，通过提高灰度等级电压的设定精度，可更准确地进行灰度等级显示，提高显示质量。
接着，详细说明上述的可抑制噪声的本实施形态的解码电路的结构。
图4是详细说明本实施形态的解码电路的结构的平面图。图4中代表性地详细表示了图3所示的解码电路中，对应于灰度等级电压V63、V64和显示信号位D0、D1的部分的结构。
参照图4，对应于解码路径DP(64)，沿X方向设置传送灰度等级电压V64用的对应于电压节点N64的布线120。布线120代表性地由金属材料形成，在对应于图中未示的其他数据线的结构之间共用。
进一步，作为形成解码晶体管用的半导体布线，设置了沿X方向以连续形状形成的多晶硅布线125。多晶硅布线125在与布线120不同的层上形成，构成灰度等级电压的传送路径(即，解码路径DP的一部分)。对应于各数据线DL的多晶硅布线125需要彼此电隔离。图中所示的多晶硅布线125在图中未示的节点上与数据线DL1电连接，且经连接器122，与布线120电连接。
进一步，沿Y方向，排列了信号线SL(0)、ZSL(0)、SL(1)、ZSL(1)...。这些信号线作为解码晶体管的栅极布线，代表性地由铬形成。
为实现图3所示的解码电路的结构，对于各个信号线SL(0)、ZSL(0)、SL(1)、ZSL(1)...和多晶硅布线125的各个相交部，需要选择生成形成解码晶体管的相交部150和没有形成解码晶体管的相交部155。
具体的，解码路径DP(64)中，需要设置相交部150，使得在信号线SL(0)和SL(1)与多晶硅布线125的交点上形成解码晶体管，设置相交部155，使得在信号线ZSL(0)和ZSL(1)与多晶硅布线125的交点上不形成解码晶体管。
图5是详细说明相交部150、155的结构用的图4的V-V截面图。
参照图5，在玻璃和树脂等的绝缘性基板190上形成多晶硅布线125。使用夹着多晶硅布线125和栅极绝缘膜130的金属布线层135，形成相当于信号线SL(0)、ZSL(0)、SL(1)、ZSL(1)...的栅极布线165。
相交部155中，夹着栅极绝缘膜130的栅极布线165的正下区域，即从水平方向看与栅极布线165相交的区域中的多晶硅布线125上形成n型区域180。n型区域180注入高浓度的n型杂质(例如，磷离子)，使得通常对应的栅极布线165的电压独立为电导通状态。因此，相交部155不形成场效应晶体管，而通常作用为导体，与对应的栅极布线165的电压无关。
另一方面，相交部150中，夹着栅极绝缘膜130的栅极布线165的正下区域，即在水平方向看与栅极布线165相交的区域中残留着没有注入n型杂质的漏极区域170。在分别作用为源极和漏极的n型区域180间设置了LDD(Light-Doped-Drain)区域185，使其夹着漏极区域170。结果，相交部150的漏极区域170中，根据对应的栅极布线165的电压，形成或不形成沟道。即，相交部150中形成了相当于解码晶体管的场效应型晶体管(更特定的，为TFT)。另外，由于通过设置LDD区域185缓和了漏极电场，所以n型TFT的耐压提高。
这样，各个相交部150和155在经栅极绝缘膜130层积的栅极布线165和多晶硅布线125之间形成了同一构造的电容。因此，可使寄生电容C的电容值实质上与栅极电容的电容值相同。结果，如图3所说明的，通过彼此作用反相噪声，而可抑制由解码晶体管传送的灰度等级电压上的噪声。
另外，即使在同一层上连续形成栅极布线165，也可通过向作为半导体层的多晶硅布线125的杂质注入，选择生成形成场效应型晶体管的相交部150和不形成的相交部155。因此，对于高度方向和水平方向，可以使解码电路70的结构小型化。
再次参照图4，在图中未示的剩余信号线SL(2)～SL(5)和多晶硅布线125的各交点上设置相交部150。另一方面，在信号线ZSL(2)～ZSL(5)和多晶硅布线125的各交点上设置相交部155。
进一步，对应于解码路径DP(63)，分别与金属布线120和多晶硅布线125相同，设置了沿X方向的布线140和多晶硅布线145。进一步，为了电连接布线140和多晶硅布线145，设置了与连接器122相同的连接器142。解码器路径DP(63)中，需要设置相交部150，使得在信号线ZSL(0)和SL(1)与多晶硅布线125的交点上形成解码晶体管，设置相交部155，使得在信号线SL(0)和ZSL(1)与多晶硅布线125的交点上形成解码晶体管。如图5所示，其可根据向多晶硅布线125注入的杂质图案的选择生成来对应。
虽然没有图示，但是对于其他解码路径，也连续形成相当于布线120、140与多晶硅布线125、145的布线，通过选择生成相交部150和155，可同样实现图3所示的结构。
如下面所说明的，本实施形态的解码电路并不设置专用的制造工艺，而可在与图1所示像素25相同的绝缘体基板(玻璃基板、树脂基板)上，在同一制作工艺中进并行制造。结果，可以实现显示装置的小型化和制造成本的降低。
图6是说明图1所示的像素25的结构的图。
参照图6，设置为像素25中的像素开关元件26的n型TFT(下面，称为n型TFT26)使用在绝缘性基板190上形成的聚酰亚胺等的半导体膜195来制作。也可在绝缘体基板190和半导体膜195之间进一步设置绝缘膜191。
n型TFT26具有向半导体膜195注入了n型杂质的源极/漏极区域251、252、与半导体膜195之间经SiO2等的栅极绝缘膜253的布线层上设置的栅极254、确保分别与源极/漏极区域251、252的电接触的电极255、256。在源极/漏极区域251、252之间设置LDD区域260，而实现了因漏极电场的缓和得到的n型TFT的耐压升高。在栅极254上向预定方向延伸地设置了相当于图1所示的栅极线GL的栅极布线。
另外，可使用与n型TFT26相同的层，来制作p型TFT。P型TFT使用半导体膜195形成，具有注入了p型杂质的源极/漏极区域201、202、栅极104、确保分别与源极/漏极区域201、202电接触的电极205、206。在半导体膜195和栅极204之间，在与栅极绝缘膜253相同的层上设置了由相同材料形成的栅极绝缘膜203。各TFT间通过由绝缘体形成的元件隔离膜210、220来电隔离。
对应于TFT的源极和漏极的电极205、206与255、256通常由铝等形成，在栅极204、254上设置的栅极布线由铬等形成。
像素25中的保持电容27具有向半导体膜195内注入了n型杂质的n型区域262和与栅极布线(栅极204、254)在相同层上形成的金属电极265来作为一个电极和另一个电极。由于在该一个电极和另一个电极之间形成了与栅极绝缘膜253在相同层上设置的绝缘膜264，所以该部分形成了电容。在图中未示的截面中，相当于一个电极的n型区域262与电极256电连接。电极256相当于图1所示的像素节点Np。
图5所示的解码电路70的多晶硅布线125可以通过与图6所示的像素部分的半导体膜195相同的工艺来由相同材料形成，在相交部150上形成的解码晶体管可与n型TFT26同样制作。另外，对于图5所示的栅极绝缘膜130和栅极布线165，也可通过与图6所示的栅极绝缘膜253和相当于栅极254的栅极布线相同的工艺来由相同材料形成。进一步，通过栅极布线165和n型区域180构成一个和另一个电极的相交部155的构造与保持电容27的构造相同。因此，对于形成n型区域180用的杂质注入，可通过与保持电容27的n型区域262相同的工艺来执行。
图7是说明本发明实施形态的解码电路的制造工艺的流程图。
如下面所说明的，图5所示结构的解码电路的要素与图6所示的像素的制造工艺并行制作。图6所示的像素结构可由通常的工艺制造，所以对于解码电路的制造工艺，虽然表示了各要素由哪一工艺来制作，但是省略记载各工艺的细节。
参照图7，在绝缘体基板上形成半导体薄膜的工艺(工艺P100)中，并行形成解码电路部分的多晶硅布线125和像素部分的半导体膜195。
接着，进行第一杂质注入工艺(工艺P110)。在该工艺P110之前，在解码电路部分中对应于多晶硅布线125上的相交部150的区域、像素部分中形成TFT的区域上形成掩膜。因此，在工艺P110中，在除去这些的区域中，进行较高浓度的杂质注入(磷离子等的掺杂)。由此，形成了图5中的n型区域180(对应于相交部155)和图6中的n型区域262(对应于保持电容27)。
接着，除去上述抗蚀剂后，进行栅极布线形成工艺(工艺P120)。工艺P120中，首先，并行形成图5所示的栅极绝缘膜130和图6所示的栅极绝缘膜203、253。进一步，并行进行将栅极布线(图5)形成到栅极绝缘膜130上和相当于图1所示的栅极线GL的栅极布线(图6所示的栅极204、254)的形成。栅极布线代表性地由铬布线形成。
工艺P120终止后，在以比所形成的栅极线宽的线宽形成抗蚀剂后，将该抗蚀剂作为掩膜来进行第二杂质注入工艺(工艺P130)。由此，并行形成相当于图5所示的相交部150上形成的TFT(解码晶体管)的源极·漏极区域的n型区域180和图6所示的n型TFT26的源极·漏极区域251、252。
在工艺P130的终止时刻，相当于解码晶体管和像素开关元件的各TFT n型化除LDD区域185、260的区域。
接着，除去了抗蚀剂后，通过以栅极布线为掩膜的自调准进行第三杂质注入工艺(工艺P140)。由工艺P140掺杂的离子浓度比第一和第二杂质注入工艺(工艺P110、P130)还低，由此，在解码电路部分的各TFT和像素部分的各TFT中并行分别形成LDD区域185和260。
通过上面说明的工艺P100～P140，而可与图6所示的像素构造的制造工艺并行制造图5所示的解码电路部分。进一步，之后，依次形成上层的绝缘层和布线层，来制造显示装置的其他电路部分。
另外，本实施形态中，各TFT中，虽然示例了在半导体膜(或多晶硅布线)的上层侧设置栅极布线的构造，但是也可交换其上下，在栅极布线的上层侧设置半导体膜(或多晶硅布线)。这时，若像素部分的各TFT和解码电路部分的各TFT之间其上下关系一致，则也可以在同一工艺内并行制作两者。
另外，图3虽然说明了在备解码路径中独立配置解码晶体管的结构，但是为了减少解码晶体管的配置个数，也可以是在多个解码路径间共用解码晶体管的一部分的结构。
图8是表示本发明的实施形态的解码电路的其他构成例的电路图。
参照图8，代替图3的灰度等级电压发生电路60的灰度等级电压发生电路60#生成16等级的灰度等级电压V1～V16。其他构成例的解码电路70#解码由显示信号D0～D3构成的4比特的显示信号，并根据该解码，将来自灰度等级电压发生电路60#的灰度等级电压V1～V16的一个有选择地输出到输出节点Nd。
解码电路70#包括解码路径DP(1)～DP(16)。为了分别从节点N1～N16向输出节点Nd1传送灰度等级电压V1～V16而设置解码路径DP(1)～DP(16)。
解码电路70#中，除了最低位的显示信号位D0之外，对应于其他显示信号位D1～D3的解码晶体管在多个解码路径间共用。
具体的，在每个解码路径DP(1)～DP(16)上设置对应于显示信号位D0的解码晶体管T0(1)～T0(16)，另一方面，通过解码路径DP(1)～DP(8)共用对应于显示信号位D3的解码晶体管T3(1)，通过解码路径DP(9)～DP(16)共用解码晶体管T3(2)。
同样，对应于显示信号位D2的解码晶体管T2(1)～T2(4)通过相邻的平均4个解码路径DP共用。即，解码晶体管T2(1)和T2(2)分别通过解码路径DP(1)～DP(4)和解码路径DP(5)～DP(8)共用，解码晶体管T2(3)和T2(4)分别通过解码路径DP(9)～DP(12)和解码路径DP(13)～DP(16)共用。另外，对应于显示信号位D1的解码晶体管T1(1)～T(8)分别通过相邻的平均2个解码路径DP共用。
与图3相同，分别传送显示信号位D0～D3的信号线SL(0)～SL(3)与分别传送显示信号位D0～D3的反信号、即反转位/D0～/D3的信号线ZSL(0)～ZSL(3)沿Y方向设置。进一步，解码晶体管的栅极与对应的信号线SL和ZSL的一个交互连接。
例如，解码路径DP(16)包括具有分别与信号线SL(0)～SL(3)相连的栅极的解码晶体管T0(16)、T1(8)、T2(4)和T3(2)。因此，在显示信号位(D0，D1，D2，D3)＝(1，1，1，1)时，从所有解码路径中选择解码路径DP(16)，将灰度等级电压V16有选择地向输出节点Nd1输出。
同样，解码路径DP(15)包括具有分别与信号线ZSL(0)、SL(1)～SL(3)连接的栅极的解码晶体管T0(15)、T1(8)、T2(4)和T3(2)。因此，当显示信号位(D0，D1，D2，D3)＝(0，1，1，1)时，从所有解码路径中选择解码路径DP(15)，而将灰度等级电压V15有选择地向输出节点Nd1输出。
另外，解码路径DP(2)包括具有分别与信号线SL(0)，ZSL(1)～ZSL(3)相连的栅极的解码晶体管T0(2)、T1(1)、T2(1)和T3(1)。因此，在显示信号位(D0，D1，D2，D3)＝(1，0，0，0)时，从所有解码路径中选择解码路径DP(2)，而将灰度等级电压V2有选择地向输出节点Nd1输出。
同样，解码路径DP(1)包括具有分别与信号线ZSL(0)～ZSL(3)连接的栅极的解码晶体管T0(1)、T1(1)、T2(1)和T3(1)。因此，当显示信号位(D0，D1，D2，D3)＝(0，0，0，0)时，从所有解码路径中选择解码路径DP(1)，而将灰度等级电压V1有选择地向输出节点Nd1输出。
对于其他解码路径也相同，构成为对应于以显示信号位D0为最低位的显示信号位D0～D3的增加，电压节点N1～N16依次与输出节点Nd1电连接。
通过这种结构，根据多比特的显示信号选择一条解码路径，在所选的路径中，导通所有的解码晶体管。另一方面，在其他解码路径中，至少截止一个解码晶体管。
因此，图8所示的解码电路70#与图3所示的解码电路相比，不但减少了解码晶体管的配置数目，还可对应于以显示信号位D0为最低位的显示信号位，有选择地将灰度等级电压作为显示电压，传送到输出节点Nd1。
另外，与图3的解码电路70相同，通过在不与解码晶体管的栅极相连的信号线与各解码路径间形成寄生电容C，而可抑制在所选的解码路径中，根据显示比特D0～D5的变化在灰度等级电压(显示电压)上生成的噪声。结果，通过提高灰度等级电压的设定精度，准确地进行灰度等级显示，提高显示质量。
图8中示例了解码4比特的显示信息的解码电路70#的构成，但是也可构成对应于任意比特数的显示信息，在多个解码电路间共用对应于最低位之外的显示信号位的解码晶体管的解码电路。
另外，本实施形态中，示例了由n型TFT构成各解码晶体管，但是还可由p型TFT构成各解码晶体管。这时，若图7所示的像素25中的保持电容27的一个电极将n型区域262置换为p型区域，则可以由与保持电容相同的工艺来制造各解码晶体管。
虽然详细说明表示了本发明，但是其仅用于示例，并不是限定，应该明确理解发明的精神和范围仅由权利要求的范围来限定。

Claims (12)

1、一种显示装置，执行对应于多比特的数字信号的灰度等级显示，其特征在于，包括：
多个电压节点，用于分别传送分等级的多个灰度等级电压；
多个第一信号线，用于分别传送所述数字信号的所述多个比特；
多个第二信号线，沿与所述多个第一信号线相同的方向设置，用于分别传送所述多比特的反信号；
解码电路，用于根据所述数字信号选择所述多个灰度等级电压中的一个，将所选的所述灰度等级电压作为显示电压输出到输出节点；
像素，用于显示对应于由所述解码电路选择的所述显示电压的亮度；
其中所述解码电路包括在所述多个电压节点和所述输出节点之间分别形成的多个解码路径，使其与所述第一和第二信号线相交；
所述多个解码路径分别包括分别对应于所述数字信号的所述多个比特的多个场效应晶体管；
所述多个场效应晶体管串联连接在所述输出节点与对应的所述电压节点之间；
所述多个场效应晶体管的各个栅极与传送相对应的比特及其反信号的所述第一和第二信号线中的一个信号线相连；
所述多个场效应晶体管被分别构成为在所述第一和第二信号线中的、不与所述栅极相连接的另一信号线和与源极或漏极电连接的节点之间形成电容；
在根据所述数字信号从所述多个解码路径中所选的一个解码路径中，所述多个场效应型晶体管全部导通，而在其余的解码路径中，所述多个场效应型晶体管中的至少一个截止。
2、根据权利要求1所述的显示装置，其特征在于：由所述另一信号线形成的电容与所述场效应型晶体管的栅极电容基本上具有相同的电容值。
3、根据权利要求1所述的显示装置，其特征在于：所述多个解码路径在所述输出节点与对应的所述电压节点之间分别具有连续形成的半导体布线，使其与所述多个第一和第二信号线相交；
所述多个第一和第二信号线被设置在与所述半导体布线之间夹有绝缘层而形成的布线层上；
从平面上看与所述半导体布线中的所述一个信号线相交的第一区域具有根据所述一个信号线的电压而形成或不形成沟道的杂质浓度；
从平面上看与所述半导体布线中的所述另一信号线相交的第二区域具有使所述第二区域独立于所述另一信号线的电压地为电导通状态的杂质浓度。
4、根据权利要求3所述的显示装置，其特征在于：所述第二区域的杂质浓度比所述第一区域的杂质浓度高。
5、根据权利要求3所述的显示装置，其特征在于：在形成所述第一和第二信号线的工艺之前进行向所述第二区域注入杂质的工艺。
6、根据权利要求1所述的显示装置，其特征在于，所述像素具有：
显示元件，用于显示对应于像素节点的电压的亮度；
电压保持电容，用于保持所述像素节点的电压；
像素开关元件，连接在传送了对应于所述显示电压的电压的节点和所述像素节点之间，并响应于预定的扫描周期而导通。
7、根据权利要求6所述的显示装置，其特征在于：
所述开关元件和所述多个场效应型晶体管由薄膜晶体管构成；
所述多个场效应型晶体管和所述开关元件通过同一工艺而被制作在同一绝缘体基板上。
8、根据权利要求6所述的显示装置，其特征在于：由所述另一信号线形成的电容具有与所述电压保持电容相同的结构。
9、根据权利要求1所述的显示装置，其特征在于，所述像素包括：
显示元件，显示对应于通过电流的亮度；
像素开关元件，连接在传送对应于所述显示电压的电压的节点和像素节点之间，响应于预定的扫描周期而导通并由薄膜晶体管构成；
电压保持电容，用于保持所述像素节点的电压；
电流驱动元件，用于向所述显示元件供给对应于所述像素节点的电压的电流并由薄膜晶体管构成。
10、根据权利要求9所述的显示装置，其特征在于：由所述另一信号线形成的电容具有与所述电压保持电容相同的构造。
11、根据权利要求1所述的显示装置，其特征在于：在所述多个解码路径的每一个中，独立设置有所述多个场效应晶体管。
12、根据权利要求1所述的显示装置，其特征在于：
在所述多个解码路径的每一个中，独立设置有所述多个场效应型晶体管中的、对应于所述多个比特中的最低位的部分；
通过所述多个解码路径中的至少两个路径而供给所述多个场效应型晶体管的其余部分。
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