CN1601432A - 存储器信号定时调校方法与相关装置 - Google Patents

Abstract

本发明提供一种调整/校准存储器信号的定时的方法与相关装置。在本发明的优选实施例中，由同一锁相环产生多个相位不同的同频参考信号，并根据这些参考信号的触发取样来产生具有不同定时/延迟的信号，由此来调整/校准存储器运行时相关信号的定时，诸如存储器时钟脉冲、指令信号、数据信号及数据指示信号等等信号的定时。这样一来，本发明可以尽量避免使用延迟线来调校信号定时，减少延迟线的性能漂移与变异对定时调校带来的负面影响。

Description

存储器信号定时调校方法与相关装置

技术领域

本发明提供一种调校存储器相关信号定时的方法与相关装置，尤指一种利用一锁相环的同频异相信号进行触发取样而调整存储器信号定时的方法与相关装置。

背景技术

计算机系统是现代信息社会最重要的硬件基础之一；提升计算机系统的效能并维持计算机正确运行，也成为信息厂商的研发重点。

如本领域技术人员所知，计算机系统中会设有中央处理器、芯片组及存储器(诸如随机存取存储器)等等；中央处理器主控程序的执行及数据、数据的运算，中央处理器运行期间所需的程序、资料、数据，即可暂存于存储器中。芯片组则设置于中央处理器与存储器之间，以管理中央处理器(以及计算机系统中其它装置)对存储器的存取。

为了管理存储器的存取，芯片组以总线电连于存储器，经由总线上的各种信号来控制存储器的数据存取。举例来说，芯片组要向存储器提供存储器时钟脉冲，控制存储器逻辑运行的定时；在操控存储器时，芯片组则需要配合存储器时钟脉冲的定时来发出指令信号，以控制存储器进行数据写入、读取或其它存储器运行(诸如进行分页，paging，的操作)。当芯片组与存储器要进行数据传输时，还要利用其它的信号；举例来说，当有一笔数据要经由芯片组写入(存储)至存储器时，芯片组除了要向存储器发出数据信号以传输要存储的数据之外，还要配合存储器时钟脉冲的定时而向存储器发出数据指示信号，以指示存储器要在何时开始接收这些数据。

要能正确地完成存储器存取控制，上述这些信号，包括存储器时钟脉冲、指令信号、数据信号及数据指示信号等等信号，都要具有适当的相互定时关系。举例来说，在优选的相互定时关系下，数据指示信号与存储器时钟脉冲的信号触发缘(诸如上升缘)应该能对齐(align)，而存储器时钟脉冲、数据指示信号的触发缘应该能触发存储器在宽裕的准备时间(set-up time)、维持时间(hold time)之间接收指令信号及数据信号。

然而，在实际应用时，常会有许多不理想的因素而使上述信号难以维持正常的相互定时关系。举例来说，当芯片组要将电子信号传输至存储器时，存储器可视为芯片组的电路负载；不同的存储器配置会对芯片组形成不同的电路负载，进而影响数据传输的定时。譬如说，在不同的存储器配置中，连接于同一总线的存储器可能会仅包含单列直插式存储器模块(single-inlinememory module，SIMM)，也可能包含双列直插式存储器模块(double-inlinememory module，DIMM)；对芯片组来说，后者的配置会形成较大的电路负载，信号在传输到此种配置的存储器时，可能就会有较大的延迟。不论是过长或过短的信号延迟，都有可能会使芯片组对存储器发出的各种信号无法维持正确、适当的相互定时关系。

为了确保芯片组对存储器发出的信号都能维持良好的相互定时关系，一般来说，在计算机系统开机时，都会对芯片组发出的各个存储器信号进行定时调校，以补偿各存储器信号间因不理想因素所导致的定时失调。在以现有技术进行存储器信号的定时调校时，是使用不同的可编程延迟线(delay line)分别对各存储器信号引入对应的延迟时间，进而使各存储器信号间能维持相互定时关系。举例来说，若数据指示信号的触发缘未能对齐存储器时钟脉冲的触发缘，就可利用延迟线来延迟数据指示信号，使延迟后的数据指示信号能与存储器时钟脉冲对齐。

然而，上述以延迟线来调校定时的现有技术也有缺点。诸如半导体制造工艺中的参数漂移(如掺杂浓度不均)，或是运行环境的温度改变(诸如在不同环境、季节使用计算机系统，或是计算机系统持续运行而造成的温度上升)，都会使各延迟线所能引入的延迟时间发生漂移/变异，无法顺利地在各存储器信号中引入预设的延迟时间，也就无法如预期般地使各个存储器信号维持正确的相互定时关系。一般来说，可编程延迟线可基于一单位的预设延迟时间td而选择性地将信号延迟1*td、2*td或3*td等等时间；但因延迟时间的漂移/变异，延迟线实际引入的延迟时间可能就会是1*(1-5％)td、2*(1-5％)td等等。举例来说，在调校存储器信号的定时时，若芯片组预期要将一信号延迟K*td的时间(K为一定数)才能达成信号间的相互定时关系，芯片组就会程序化一个对应的延迟线来延迟该信号，但因延迟线的性能漂移/变异，该延迟线实际引入的延迟时间可能仅有K*(1-5％)td的时间，而此K*5％td的时间误差可能就足以破坏各存储器信号间的正确定时关系。此外，用来延迟不同信号的不同延迟线，相互间的延迟时间漂移/变异也可能会不一样，这也会导致各存储器信号间的定时失调。而且，延迟线还有可能会在信号中引入信号抖动(jitter)等负面影响。

发明内容

因此，本发明提出一种可利用同频异相的参考信号来进行存储器信号定时调校的方法与相关装置，以克服现有技术的缺点。

本发明提供一种计算机系统存储器信号定时的调整方法，包括下列步骤：产生多个频率相同但相位不同的参考信号；从该多个参考信号中选择一第一参考信号；根据该第一参考信号调整一第一信号的输出延迟时间，使得该第一信号延迟输出；从该多个参考信号中选择一第二参考信号；以及根据该第二参考信号调整一第二信号的输出延迟时间，使得该第二信号延迟输出。

本发明还提供一种计算机系统存储器信号定时调整电路，包括：一时钟脉冲发生器，用以产生多个频率相同但相位不同的参考信号；一多路复用器，连接至所述时钟脉冲发生器，用以接收所述多个频率相同但相位不同的参考信号，其中该多路复用器会根据一选择信号，从所述多个参考信号中选出一第一参考信号；以及一调整单元，连接至所述多路复用器，接收一信号并根据所述多路复用器所选择的第一参考信号延迟输出该信号。

本发明以一锁相环作为一时钟脉冲发生器来产生多个频率相同、相位不同的参考信号，而这些参考信号间的相位差异，就相当于延迟时间的差异。利用参考信号对一给定信号进行触发取样而得到的信号，就相当于将该给定信号延迟后的延迟信号。利用这种技术，本发明就可调校各存储器信号的定时，使各存储器信号间具有正确/优选的相互定时关系。

基本上，本发明可利用参考信号触发取样的技术来调校存储器时钟脉冲及指令信号的定时；在精密地调校数据指示信号及数据信号时，可先利用参考信号触发取样的技术来进行初步的定时调校，再利用延迟线进行进一步的微调。

由于本发明可沿用同一锁相环产生的参考信号来调校各个存储器信号间的定时，故可尽量减少各延迟线间延迟时间漂移/变异所引发的定时失调；即使锁相环的参考信号因温度改变而使定时漂移，但因各存储器信号均是根据同一组参考信号来进行定时调校的，因此各存储器信号会同步的漂移，其相互间的定时关系仍可适当地维持。另外，在调校数据指示信号及数据信号时，本发明虽也利用了延迟线，但此延迟线仅是用来进行定时微调，不必引入很长的延迟时间，故延迟线的延迟时间漂移所导致的负面影响可被有效的限制，同时也可减少延迟线所导致的信号抖动。

附图说明

图1为一计算机系统的功能方块示意图。

图2为图1中计算机系统运行时各存储器信号的定时示意图。

图3是在图1的芯片组中实现本发明定时调整机制的功能方块示意图。

图4为图3中各参考信号的定时示意图。

图5、图6示意的是图3中各调整单元运行的情形。

图7示意的是本发明以图3中芯片组进行存储器信号定时调校的流程。

图8示意的是图7中相关测试进行的情形。

主要组件符号说明

10计算机系统                     12中央处理器

14显示卡                         16外围装置

18缓冲器                         20芯片组

22A-22B存储器插槽                24时钟脉冲发生器

26比对模块                       28检测模块

30控制模块                       32扫描模块

34A-34D、35C-35D设定模块

36A-36D多路复用器

38A-38D调整单元                  40A-40B延迟线

CMD、CMDi指令信号                DCLK、DCLKi时钟脉冲

DQ、DQi数据信号                  DQS、DQSi数据指示信号

cmd1、cmd                        指令

ta1-ta2、tb0-tb2、tc0-tc2        时间点

R_1-R_N、Ra-Rd、Rc0-Rd0          参考信号

Sa-Sb、Sc1-Sc2、Sd1-Sd2          选择信号

T周期

具体实施方式

请参考图1；图1为一计算机系统10的功能方块示意图。计算机系统10中设有一中央处理器12、一芯片组20、一显示卡14、各外围装置(可以有一个或多个外围装置；图1中绘出一外围装置16做为代表)以及各个存储器插槽(图1中绘出两个存储器插槽22A、22B做为代表)。在计算机系统10中，中央处理器12用来主控计算机系统的程序执行及数据、数据的运算；各存储器插槽22A、22B可分别容置一存储器模块，整合各存储器插槽上所安装的存储器模块(诸如动态随机存取存储器模块)，就可以架构出计算机系统10的存储器。而芯片组20就是用来管理此一存储器的运行，使中央处理器12可经由芯片组20存取此存储器中的数据。其它装置，诸如用来处理图形数据的显示卡14以及外围装置16(可以是硬盘机、光驱、各种附插卡，诸如网络卡等等)，也可通过芯片组20而和中央处理器12与存储器进行数据交换。

为了管理、控制存储器的数据存取，芯片组20可设置一或多个通道(channel)，通过这些通道电连接于各个存储器插槽。像图1所示意的，芯片组20可经由同一信道的总线电连接于存储器插槽22A及22B，并在此总线上传输时钟脉冲DCLK、指令信号CMD、数据指示信号DQS以及数据信号DQ等等存储器信号，以控制存储器插槽22A、22B上各存储器模块的运行。其中，时钟脉冲DCLK作为一存储器时钟脉冲，以控制各存储器模块序向运行的定时；指令信号CMD则用来向各存储器模块传输指令，控制各存储器模块进行必要的运行，诸如在存储器模块中的特定地址中写入(存储)数据、将数据读取或是进行存储器分页(paging)操作等等。数据信号DQ即是用来传递存储器存取的数据；配合数据信号DQ的传输，数据指示信号DQS则是用来指示数据信号传输的时机。如图1所示，为了维持时钟脉冲DCLK的正确传输，时钟脉冲DCLK常会经由一缓冲器(buffer)18的信号缓冲(诸如增强其驱动力)才传输到存储器插槽22A及22B。

请参考图2(并一并参考图1)；图2即为上述各存储器信号的定时示意图；图2的横轴为时间。如前面讨论过的，要正确地控制存储器的数据存取，上述各存储器信号之间必须要维持良好的相互定时关系；而此正确(或优选)的相互定时关系即绘示于图2的图面左方。在此优选定时中，时钟脉冲DCLK(其周期为T)的触发缘(在此例中为上升缘)可触发各存储器模块取样到指令信号CMD中信号最稳定之处，也就是一笔指令的中段部分，避免各存储器模块取样到一笔指令的初或末端等信号转变/不稳定之处。另外，在此优选定时中，数据指示信号DQS的上升缘可对齐时钟脉冲DCLK的上升缘；配合数据指示信号DQS的上升缘与下降缘，就可在数据信号DQ中传输各笔数据。在图2中，是假设各存储器模块为双倍数据速率(DDR，double data rate)的存储器模块，故数据信号DQ中每半个周期即可传递一笔数据。而在此优选定时中，各存储器信号相互搭配运行的情形可描述如下。首先，在时间点ta1，安装于存储器插槽上的存储器模块可依时钟脉冲DCLK的触发而取样接收到指令信号CMD中的指令cmd1。假设此一指令cmd1指示的是要将数据写入至存储器模块中，数据指示信号DQS就会从时间点ta1开始拉出一周期T的低位准信号作为准备(preamble)信号，代表芯片组20将要开始传输数据。到了时间点ta2，芯片组20就会配合数据指示信号DQS，开始以数据信号DQ将要写入至存储器模块的各笔数据D1至D4传输至存储器模块。配合数据指示信号的上升缘与下降缘的触发，存储器模块就能接收到这些数据D1至D4，并将其存储起来。

不过，因为种种不理想因素，各存储器信号间常不能维持上述的良好关系。就像前面讨论过的，存储器中不同存储器模块的配置会对芯片组形成不同的负载，并影响信号传输的定时。若存储器插槽22A、22B上仅有一个插槽安装有一个单列直插式(SIMM)的存储器模块，则负载较轻，传输至存储器模块的信号会有较短的延迟；相较之下，若两个存储器插槽22A、22B上分别安装了一个双列直插式(DIMM)的存储器模块，就会对芯片组20形成较重的电路负载；在此存储器配置下，传输至存储器模块的信号可能会有较长的延迟。这些因存储器配置而导致的长短不一的延迟，就会造成各存储器信号间的定时失常。在图2的图面右方，即绘示了不良定时下可能会发生的情况。举例来说，因指令信号CMD与时钟脉冲DCLK之间的定时失常，当存储器模块随时钟脉冲DCLK的上升缘触发而在指令信号CMD中取样时，可能会在指令信号CMD的信号不稳定处取样，无法正确地接收到指令cmd1。即使存储器模块接收到指令cmd1(假设是一写入指令)，当存储器模块要开始接收芯片组传来的数据时，也会因为数据指示信号DQS未与时钟脉冲DCLK对齐而无法根据指示信号DQS接收到要写入的数据D1至D4。因为当存储器模块接收到写入指令时，需在一定期间内接收到要写入的数据才能正确地进行数据写入；若存储器模块在接收写入指令之前就开始将数据传输至存储器模块，或是在存储器模块接收写入指令之后延迟太久才将数据传输至存储器模块，存储器模块都无法正确地进行数据写入。

为了避免各存储器信号间的定时失常，芯片组中会设置相关的定时调校机制，以便在计算机系统开机时进行存储器信号的定时调校。请参考图3(并一并参考图1)；图3即为本发明芯片组20实现定时调校一实施例的功能方块示意图。芯片组20中设有一控制模块30、一时钟脉冲发生器24、各个多路复用器36A至36D、各个调整单元38A至38D、各个设定模块34A至34D、35C至35D、可编程延迟线40A至40B，以及检测模块28、比对模块26与扫描模块32。控制模块30用来主控芯片组20的功能，并产生芯片组内部的时钟脉冲DCLKi、指令信号CMDi、数据指示信号DQSi以及数据信号DQi，而调整单元38A至38D就是分别用来调整这些信号的定时以对应地产生出时钟脉冲DCLK、指令信号CMD、数据指示信号DQS以及数据信号DQ，作为输出至各存储器模块的存储器信号。时钟脉冲发生器24可为一锁相环，诸如由环形震荡器(ring oscillator)所架构出的锁相环，用来产生N个频率相同、相位不同的参考信号R_1至R_N；而每一个多路复用器36A至36D即可分别接收一选择信号Sa至Sb、Sc1至Sc2，以根据选择信号的指示而从这N个参考信号中选出一个参考信号。集合时钟脉冲产生电路24、各个多路复用器36A至36D、各个调整单元38A至38D、控制模块30、各个设定模块、检测模块28、比对模块26、扫描模块32、各个延迟线40A及40B等等，就可实现出一个计算机系统存储器信号定时调整电路，达成本发明调整存储器信号定时的目的。

依据多路复用器36A至36B所分别选出的参考信号Ra、Rb，各个调整单元38A至38B就可分别调整时钟脉冲DCLKi以及CMDi的定时。另外，为了微调数据指示信号DQSi以及数据信号DQi的定时，由多路复用器36C、36D选出的参考信号Rc0、Rd0还可分别经由一可编程延迟线40A与40B来进一步延迟其定时，产生出延迟后的参考信号Rc及Rd；而调整单元38C、38D就可分别依据参考信号Rc及Rd来调整数据指示信号DQSi与DQi的定时。延迟线40A、40B会分别根据选择信号Sc2、Sd2的操控而设定其在信号中引入的延迟时间长短。另外，各个选择信号Sa至Sb、Sc1至Sd1以及Sc2至Sd2则是分别由设定模块34A至34D、35C至35D所产生的。这些设定模块可以是缓存器；根据其暂存的设定数据内容，这些设定模块就可通过对应的选择信号控制对应的多路复用器或是延迟线。而这些设定模块中设定数据的内容则可由控制模块30、检测模块28与扫描模块32来设定。

为进一步说明芯片组20在进行定时调校时各相关电路运行的情形，请参考图4(并一并参考图3)；图4的定时示意图显示的就是时钟脉冲发生器24所产生出来的N个参考信号R_1至R_N，图4的横轴为时间。这些参考信号的周期同为T(也就是存储器时钟脉冲的周期)，但各参考信号的相位会平均分配于360度中，而各参考信号间的相位差就会表现为延迟时间。举例来说，相对于第1个参考信号R_1的上升缘，第n个参考信号R_n的上升缘就会有(n-1)*T/N的延迟时间，如图4中所示。在本发明的优选实施例中，时钟脉冲发生器24可以产生8个参考信号(也就是N＝8)。

至于各调整单元依据各参考信号调整定时的情形则示于图5至图6。请先参考图5(并一并参考第3、4图)；图5示意的是调整单元38B的运行情形。调整单元38B中可设有一或多个正反器(flip-flop)，这些正反器可根据参考信号Ri的触发而对其输入信号Si取样，并得到对应的输出信号So。如图5所示，若输入信号Si中从时间点tb0开始依序有三笔长一周期T的数据Si0至Si2，且参考信号Ri为参考信号R_3，调整单元38B就会依据参考信号R_3的上升缘触发而从时间点tb1开始依序取样得到对应的输出信号So，使这个输出信号So是从时间点tb1之后开始传输数据Si0至Si2。也就是说，当调整单元38B接受参考信号R_3的触发时，其输出信号So就相当于把输入信号Si由时间点tb0延迟到时间点tb1所产生的信号。同理，对同样的输入信号Si，若调整单元38B接收的参考信号R_i为图4中的参考信号R_7，在参考信号R_7的上升缘触发下，输出信号So就相当于把输入信号Si由时间点tb0延迟至时间点tb2的结果；而时间点tb1、tb2间的时间差异就对应于参考信号R_3、R_7间的相位差。由此可知，选择不同的参考信号来触发调整单元38B，就相当于将输出信号Si延迟不同的时间；而本发明就是藉此原理来调整各存储器信号的定时。

请参考图6(并一并参考第3、4图)；图6所示意的是调整单元38D的运行情形；调整单元38D也是接受一参考信号R_i的触发而对其输入信号Si取样，以调整输入信号Si的定时而形成输出信号So。如图6的实施例所示，当调整单元38D实际运行时，其输入信号Si可以包括有两个信号Si_H与Si_L；这两个信号相互间有半个周期T的时间差，并分别携载有长一周期T的数据(诸如信号Si_H中有数据D1、D3而信号Si_L中有信号D2、D4)，这两个信号Si_H与Si_L等效上就可形成具有半周期数据的输入信号Si。当调整单元38D接受参考信号R_i的触发时，会在参考信号R_i的上升缘对信号Si_H进行取样，在参考信号的下降缘(或是另一个与参考信号R_i有180度相位差的信号的上升缘)对信号Si_L进行取样，并交错地根据上升缘、下降缘触发取样的结果来产生输出信号So。

举例来说，当参考信号R_i是图4中的参考信号R_3时，参考信号R_3在时间点tc1上升缘会触发调整单元38D开始取样信号Si_H中的数据D1，接下来参考信号R_3的下降缘会取样Si_L中的信号D2；以此类推。调整单元38D将上升缘、下降缘取样的信号组合起来，就可形成对应的输出信号So。由图6可知，当调整单元38D是接受参考信号R_3的触发时，输出信号So就是将输入信号Si由时间点tc0延迟至时间点tc1的结果。同理，若调整单元38D是接受参考信号R_7的触发时，对应的输出信号So就是将输入信号Si由时间点tc0延迟至tc2的结果。换句话说，即使输入信号Si中携载的是半周期T的数据，本发明还是可利用参考信号来调整其定时。

与图5、图6中的调整单元38B、38D相似，调整单元38A、38C也可利用类似的原理而依据各个参考信号来分别调整时钟脉冲DCLKi与数据指示信号DQSi的信号定时，对应地产生出时钟脉冲DCLK以及数据指示信号DQS。至于本发明对这些存储器信号进行调校的过程，可用图7来说明；请参考图7(并一并参考第1及图3)。图7中的流程100即为本发明芯片组20进行存储器信号调校的一个实施例。流程100中有下列步骤：

步骤102：开始。可在计算机系统10(图1)开机时开始进行流程100，以调校各存储器信号间的相互定时关系。

步骤104：利用时钟脉冲发生器24(也就是锁相环，图3)来产生多个频率相同、相位不同的参考信号R_1至R_N。

步骤106：选择适当的参考信号来调整时钟脉冲DCLKi与指令信号CMDi的定时，使对应的输出时钟脉冲DCLK与指令信号CMD间具有良好的相互定时关系。当计算机系统10开机时，会对存储器的配置情形进行检测，以得知同一总线(信道)上各存储器插槽是否安装有存储器模块，安装的是单面或双面存储器模块等等信息。根据存储器配置，就可推测出此存储器配置对芯片组所造成的等效负载，并推测出此等效负载会对各存储器信号造成的定时影响。而在步骤106进行时，芯片组20中的检测模块28(图3)也就可根据存储器配置的检测结果来估计要选用哪一个参考信号才能补偿存储器配置导致的定时影响，并对应地设定设定模块34A、34B，以控制对应的多路复用器36A、36B选择出适当的参考信号，使对应的调整单元38A、38B能根据这些参考信号调整时钟脉冲DCLKi与指令信号CMDi的定时，补偿存储器配置所可能造成的定时影响。

在实际实现时，芯片组的研发厂商可先行估计/测试各种不同存储器配置所导致的定时影响，推估出何种存储器配置要搭配哪一个参考信号才能补偿其定时影响，并把这些信息建立为一个对照表(look-up table)而内建于检测模块中。这样一来，检测模块28在运行时就可利用查表方式以根据实际的存储器配置选用适当的参考信号，并调整好时钟脉冲DCLK与指令信号CMD间的定时关系。

步骤108：调整好时钟脉冲DCLK与指令信号CMD的定时关系，就可用这两个信号的定时为基准，进一步调整数据指示信号DQSi、数据信号DQi的定时，使输出的数据指示信号DQS/数据信号DQ与时钟脉冲DCLK/指令信号CMD间大致具有良好的相互定时关系。在进行步骤108时，扫描模块32会先经由设定模块35C、35D而固定各延迟线40A、40B所引入的延迟时间，并控制多路复用器36C、36D尝试性地选用同一个参考信号来调整数据指示信号DQSi与数据信号DQi的定时，然后控制模块30就可(经由时钟脉冲DCLK与指令信号CMD)对存储器发出指令，配合数据指示信号DQ/数据信号DQ来将特定的数据写入至存储器，并再度将数据由存储器中读取；而比对模块26就可比较读取的数据与当初写入的数据是否相符。若读取的数据与写入的数据不符，代表数据指示信号DQS/数据信号DQ的定时与时钟脉冲DCLK/指令信号CMD的定时不能正确地配合，导致数据写入的过程发生错误。此时，扫描模块32就可选用另一个参考信号来再度调整数据指示信号DQS/数据信号DQ的定时，并再度对存储器进行数据的写入/读取，测试看看此一参考信号是否能使数据指示信号DQS/数据信号DQ的定时与时钟脉冲DCLK/指令信号CMD的定时相互配合。若写入的数据与读取的数据符合，就代表此一参考信号能使数据指示信号DQS/数据信号DQ与时钟脉冲DCLK/指令信号CMD具有不错的定时关系，能通过此写入/读取的测试。

如前面讨论过的，当时钟脉冲DCLK/指令信号CMD触发存储器模块接收写入指令后，必须在一定的时限内以数据指示信号DQS/数据信号DQ将要写入的数据传输至存储器模块，过早或过晚的数据传输都会使写入失败，故根据上述写入/读取的测试，就可判断数据指示信号DQS/数据信号DQ的定时是否能和其它存储器信号搭配。

在实际进行步骤108时，扫描模块32可依序选用所有的N个参考信号，针对每一个参考信号分别进行数据的写入/读取，测试看看以该参考信号调整后的数据指示信号DQS/数据信号DQ是否能使数据写入/读取的过程顺利进行。请参考图8；图8示意的就是扫描模块32逐次进行第(n-1)次、第n次、第(n+1)次写入/读取测试的情形。基本上，扫描模块32是依序进行这些测试，但为了比较各次测试进行的情形，图8中系将各次测试进行时各相关信号的定时依据时钟脉冲DCLK/指令信号CMD对齐显示。在依序进行这些测试时，扫描模块32会分别利用参考信号R_(n-1)、R_n及R_(n+1)来调整数据指示信号DQS/数据信号DQ的定时，配合指令信号CMD中的写入指令cmd控制存储器模块接收数据信号DQ中的数据D1至D4。如图8所示，选择不同的参考信号时，数据指示信号DQS/数据信号DQ的定时也就会逐渐增加其延迟的时间；而两次测试间数据指示信号DQS/数据信号的定时差别就相当于N/T。

扫描性地以所有的参考信号进行写入/读取测试后，扫描模块32就可在测试通过的各个参考信号中再选出一个优选的参考信号，并依据这个参考信号来设定设定模块34C、34D，使多任务模块36C、36D能在后续的运行过程中固定地选择此一优选的参考信号。

步骤110：利用延迟线40A、40B来分别微调数据指示信号DQS/数据信号DQ的定时。在图3的实施例中，本发明是以延迟线40A、40B来分别延迟多路复用器36C、36D所选出的参考信号，而引入至参考信号的延迟就会经由调整单元38C、38D反应至数据指示信号DQS/数据信号DQ。类似于步骤108的进行方式，扫描模块32可依序选用不同的设定值来设定可编程延迟线40A、40B，使延迟线40A、40B可依序提供不同的延迟时间，并针对每一延迟时间进行一次写入/读取的测试，根据测试的结果来微调数据指示信号DQS/数据信号DQ的定时，也就是选出一个优选的延迟时间，并将对应的设定值设定至设定模块35C、35D，使各个存储器信号(时钟脉冲DCLK、指令信号CMD、数据指示信号DQS及数据信号DQ)间能达到优选的相互定时关系。

步骤112：结束定时调校的过程，完成计算机系统10的开机程序。此后，芯片组20就可根据各设定模块设定的优选值来控制各个多路复用器、延迟线，选用优选的参考信号、延迟时间来分别调整各存储器信号的定时，使各存储器信号能在计算机系统后续的运行过程中维持良好(优选)的相互定时关系。

总结来说，本发明是根据同一锁相环的多个异相参考信号来调整各个存储器信号的定时；相较于以延迟线调整定时的现有技术，本发明的技术可有效避免延迟线延迟时间漂移/变异对信号定时的负面影响，也可有效减少延迟线在各个存储器信号中引入的信号抖动(jitter)。虽然本发明也可利用延迟线来微调存储器信号的定时，但本发明可尽量减少延迟线所需引入的延迟时间；在优选的情形下，延迟线引入的延迟时间应可少于T/N(T为时钟脉冲DCLK的周期，N为参考信号的个数)；因为，在本发明中，各个参考信号间因相位差所形成的延迟时间差别就是T/N，超过T/N的延迟时间均可利用参考信号的选择来达成。换句话说，因本发明系植基于参考信号的定时调整，故能在定时调整机制中尽量减少对延迟线的依赖，克服现有技术的缺点。除了调整存储器信号的定时外，本发明的技术精神也可广泛地运用在其它序向控制电路的定时调整。本发明于图3中的各个模块、调整单元均可使用韧体或硬件的方式来实现；举例来说，控制模块、比对模块、检测模块及扫描模块的功能可由同一控制器来实现；各调整单元则可用硬件的逻辑电路实现。

以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (11)

1.一种计算机系统存储器信号定时的调整方法，包括下列步骤：

产生多个频率相同但相位不同的参考信号；

从该多个参考信号中选择一第一参考信号；

根据该第一参考信号调整一第一信号的输出延迟时间，使得该第一信号延迟输出；

从该多个参考信号中选择一第二参考信号；以及

根据该第二参考信号调整一第二信号的输出延迟时间，使得该第二信号延迟输出。

2.如权利要求1所述的计算机系统存储器信号定时的调整方法，其中，还包括步骤：开机时根据所述计算机系统的存储器配置参照一对照表从所述多个参考信号中选择出所述第一参考信号。

3.如权利要求1所述的计算机系统存储器信号定时的调整方法，其中，所述第一信号为一总线传输时钟脉冲(DCLK)或一指令信号(CMD)，且其中所述第二信号为一数据指示信号(DQS)或一数据信号(DQ)。

4.如权利要求3所述的计算机系统存储器信号定时的调整方法，其中，还包括步骤：依据延迟输出后的所述总线传输时钟脉冲以及所述指令信号对所述存储器发出指令，配合延迟输出后的所述数据指示信号以及数据信号将一特定数据写入所述存储器中。

5.如权利要求4所述的计算机系统存储器信号定时的调整方法，其中，还包括步骤：读取写入所述存储器的所述特定数据，用以比对所述写入特定数据与读取特定数据是否相符。

6.如权利要求5所述的计算机系统存储器信号定时的调整方法，其中，若所述写入特定数据与读取特定数据不符则重新选择所述第二参考时钟脉冲。

7.如权利要求1所述的计算机系统存储器信号定时的调整方法，其中，还包括步骤：固定一延迟时间用以微调所述第二信号的输出延迟时间。

8.一种计算机系统存储器信号定时调整电路，包括：

一时钟脉冲发生器，用以产生多个频率相同但相位不同的参考信号；

一多路复用器，连接至所述时钟脉冲发生器，用以接收所述多个频率相同但相位不同的参考信号，其中该多路复用器会根据一选择信号，从所述多个参考信号中选出一第一参考信号；以及

一调整单元，连接至所述多路复用器，接收一信号并根据所述多路复用器所选择的第一参考信号延迟输出该信号。

9.如权利要求8所述的计算机系统存储器信号定时调整电路，其中，还包括一控制模块连接至所述调整单元，用以发出所述信号，其中所述信号为一总线传输时钟脉冲(DCLK)或一指令信号(CMD)。

10.如权利要求9所述的计算机系统存储器信号定时调整电路，其中还包括：一设定模块连接至所述多路复用器，提供一选择信号，用以选择所述第一参考信号；以及一检测模块连接至所述设定模块，用以当开机时检测所述计算机系统的存储器配置，使得所述设定模块决定所述选择信号。

11.如权利要求8所述的计算机系统存储器信号定时调整电路，其中还包括：

一控制模块连接至所述调整单元，用以发出所述信号，其中所述信号为一数据指示信号(DQS)或一数据信号(DQ)；

一比对模块，连接至所述控制模块，用以比对延迟输出的所述信号是否正确；

一扫描模块，连接至所述控制模块，用以当比对结果不正确时，由所述多个参考时钟脉冲中重新选择所述第一参考信号；

一第一设定模块，连接在所述扫描模块和多路复用器之间，输出一选择信号用以选择所述第一参考信号；

一延迟线连接在所述多路复用器和调整单元之间，该延迟线有一固定大小的延迟时间，用以将所述多任务器所选择的第一参考信号的时钟脉冲再延迟固定大小的所述延迟时间；以及

一第二设定模块，连接在所述扫描模块和延迟线之间，用以设定所述延迟时间的大小。

Images