CN1599044A

CN1599044A - 功率金属氧化物半导体场效应晶体管的制造方法

Info

Publication number: CN1599044A
Application number: CN 03159422
Authority: CN
Inventors: 陈世芳; 张鼎张
Original assignee: Promos Technologies Inc
Current assignee: Promos Technologies Inc
Priority date: 2003-09-16
Filing date: 2003-09-16
Publication date: 2005-03-23
Anticipated expiration: 2023-09-16
Also published as: CN100395876C

Abstract

本发明提供一种功率金属氧化物半导体场效应晶体管的制造方法，本发明利用不同的离子源来调整位于沟渠的不同部位的绝缘层的成长速率。先提供一第一导电类型的基材，再形成一第一导电类型的磊晶层于基材之上，并在此磊晶层上形成一第二导电类型的主体区域。然后蚀刻此主体区域、磊晶层以及基材以形成一沟渠，并对此沟渠的侧壁或底部进行一离子布植制程。而后，在此沟渠的表面形成一绝缘层作为沟渠的衬垫。接着，在主体区域之中与沟渠相邻的位置形成第一导电类型的源极区域。最后，沉积一导电材质于沟渠之中，作为此沟渠双扩散晶体管的栅极。

Description

功率金属氧化物半导体场效应晶体管的制造方法

技术领域

本发明涉及一种金属氧化物半导体场效应晶体管的制造方法，且特别是涉及一种具有沟渠结构的功率金属氧化物半导体场效应晶体管的制造方法。

背景技术

双扩散晶体管(double diffused MOS，DMOS)是一种金属氧化物半导体场效应晶体管(metal on semiconductor field effect transistor，MOSFET)，利用扩散来形成其晶体管区域。双扩散晶体管通常被用以作为用于高电压的功率集成电路中的功率晶体管，在低顺向压降的要求下，提供较高的每单位面积电流。

双扩散晶体管的一特定类型是所谓的沟渠双扩散晶体管(trench DMOS transistor)100，如图1A所示。沟渠双扩散晶体管100的栅极104形成于一沟渠116a之中，此沟渠116a延伸于源极106与漏极108之间，自P型掺杂主体区域102蚀刻至N^-型掺杂磊晶层103而形成。沟渠116a得表面被披覆一薄氧化硅层112作为衬垫，并以多晶硅114填充于其中。此沟渠双扩散晶体管100的信道(tunnel)会形成于其沟渠116a的两侧，而其漏极与源极电流I_ds 122a则会沿着其信道垂直地传递。因此，漏极与源极电流I_ds 122a自源极106出发，依序通过P型掺杂主体区域102、N^-型掺杂磊晶层103以及N⁺型掺杂基材101，最后到达漏极108。沟渠双扩散晶体管的相关专利揭示于美国专利第5,072,266、5,541,425以及5,866,931号之中。

现有技术的沟渠双扩散晶体管100通常会有导通电阻(on resistance)较高的问题。因此为了解决高导通电阻的问题，另一种类似结构的沟渠双扩散晶体管已被提出，如图1B所示。请参照图1B，沟渠双扩散晶体管110与图1A中的沟渠双扩散晶体管100，两者的不同处在于两者沟渠的蚀刻深度不同。沟渠116b自P型掺杂主体区域102开始蚀刻，先穿过N^-型掺杂磊晶层103后，再部分蚀刻N⁺型掺杂基材101而形成。

同样地，沟渠双扩散晶体管110的信道会形成于其沟渠116b的两侧，而其漏极源极电流I_ds 122b则会沿着其信道垂直地传递。比较于图1A中的沟渠116a，沟渠116b多蚀刻了N^-型掺杂磊晶层103以及N⁺型掺杂基材101，因此沟渠双扩散晶体管110提供了较长的信道以供I_ds 122b传递。也就是说，图1B中的沟渠双扩散晶体管110，利用其较长的信道来降低其导通电阻，以改善图1A中的沟渠双扩散晶体管100的高导通电阻问题。

一般来说，良好的沟渠双扩散晶体管要具有低导通电阻以及高击穿电压。然而，对于沟渠双扩散晶体管来说，低导通电阻以及高击穿电压(breakdown voltage)两者之间通常是一种权衡关系，当其中一者变好时，另外一者则通常会变差，很难两者兼顾。

以图1B中的沟渠双扩散晶体管110来说，虽然其改善了现有技术的高导通电阻的问题，但是由于其沟渠116b的底部过于接近漏极108，使得其击穿电压反而降低，因此增加了其因低栅极电压而发生电击穿的可能。如前所述，双扩散晶体管通常被用以作为用于高电压的功率集成电路中的功率晶体管，一般会使用高于30伏特以上的高电压来操作。在一些特殊应用中，如液晶显示器中所使用的功率晶体管，其操作电压更为48伏特的高电压。因此，这些高电压的操作环境，更增加了沟渠双扩散晶体管110发生电击穿的机率。

发明内容

本发明的目的是提供一种功率金属氧化物半导体场效应晶体管的制造方法，用以改善现有技术的双扩散晶体管的无法兼顾低导通电压以及高击穿电压的问题。

本发明的另一目的则是提供一种功率金属氧化物半导体场效应晶体管的制造方法，用以生产具有低导通电压以及高击穿电压的双扩散晶体管。

为了实现本发明的上述目的，提出一种功率金属氧化物半导体场效应晶体管的制造方法。本发明中的沟渠双扩散晶体管，其沟渠由主体区域开始垂直蚀刻至其基板，且本发明并对此沟渠施以一离子布植制程，利用不同的离子源来调整位于沟渠的不同部位的绝缘层的成长速率，例如抑制绝缘层在沟渠侧壁的成长速率，且提高绝缘层在沟渠底部的成长速率，或者同时提高绝缘层在沟渠底部的成长速率。如此使得本发明的沟渠双扩散晶体管，不但信道延长至基板，而且绝缘层位于沟渠底部的厚度也大于绝缘层位于沟渠侧壁的厚度，除了可以降低现有技术的电击穿发生的机率之外，并可兼顾低导通电阻的优点，以提高其漏极与源极电流。

本发明的制造方法是先提供一第一导电类型的基材，再形成一第一导电类型的磊晶层于基材之上，并在此磊晶层之上形成一第二导电类型的主体区域。然后蚀刻此主体区域、磊晶层以及基材以形成一沟渠，并对此沟渠的侧壁或底部进行一离子布植制程。而后，在此沟渠的表面形成一绝缘层作为沟渠的衬垫。接着，在主体区域之中与沟渠相邻的位置形成第一导电类型的源极区域。最后，沉积一导电材质于沟渠之中，作为此沟渠双扩散晶体管之栅极。

依照本发明一较佳实施例，沟渠双扩散晶体管的绝缘层的材质为氧化硅，并在进行上述的离子布植时，以氮离子之浓度为2.5×10¹⁴cm^-3，布植能量为12kV，且布植角度318为30度的条件，布植氮离子于沟渠的侧壁，以抑制之后在沟渠的侧壁形成绝缘层的成长速率。依照本发明的另一较佳实施例，则利用氩离子进行离子布植制程，以帮助加速绝缘层的成长速率。

值得注意的是，此两种用以抑制与增加绝缘层成长速率的离子布植制程，除了两者单独运用外，也可视需要分别运用于同一沟渠双扩散晶体管之中，并不仅限于个别单独使用。

本发明将现有技术的沟渠双扩散晶体管的沟渠深度延伸至基板，再对其沟渠利用一离子布植制程，使得其绝缘层的位于沟渠底部的厚度大于其位于沟渠侧壁的厚度，因此不但可得到较低的导通电阻，增加其漏极与源极电流，而且也可兼顾具有较高的击穿电压。本发明所应用的干蚀刻制程以及离子布植制程，皆为现今半导体制程中熟知的技术，不需特别的设备或制程步骤即可实施本发明的制造方法，有效地改善现有技术沟渠双扩散晶体管只高导通电阻与低击穿电压的问题。

附图说明

下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其他有益效果显而易见。

附图中，

图1A所示为现有技术的沟渠双扩散晶体管的示意图；

图1B所示为现有技术另一种沟渠双扩散晶体管的示意图；

图2所示为本发明的制造方法的流程图；以及

图3A至3G所示为对应于图2中的步骤的沟渠双扩散晶体管的示意图。

具体实施方式

本发明除了可以降低现有技术的电击穿发生的机率之外，并可兼顾低导通电阻的优点，以提高漏极与源极电流。

将离子引入硅基板来降低或增加硅基板的氧化速率的技术已经发展出来，其中包含利用离子布植引入的方法。例如，在“IEEE Electron Device Letters”第16卷第7期的文章“Simultaneous Growth of Different Thickness Gate Oxides in Silicon CMOSProcessing”中，作者Doyle等人就提供一种将氮离子植入平坦硅晶圆，以在晶圆上同时形成不同厚度的栅极氧化物的制程。

因此，本发明对一沟渠双扩散晶体管的沟渠施以一离子布植制程，利用不同的离子源来调整位于沟渠的不同部位的绝缘层的成长速率，且此沟渠由主体区域开始垂直蚀刻至其基板。如此，使得沟渠双扩散晶体管，不但其信道延长至基板，而且其绝缘层位于沟渠底部的厚度也大于其绝缘层位于沟渠侧壁的厚度。

图2所示为本发明的制造方法的流程图，图3A至3G所示为对应于图2中的步骤的沟渠双扩散晶体管的示意图。以下利用图2并配合图3A至3G，解释本发明的具有多晶硅锗栅极的沟渠双扩散晶体管的制造方法。

首先，提供一N⁺型掺杂基材302(步骤202)，然后磊晶成长形成一N^-型掺杂磊晶层304于N⁺型掺杂基材302之上(步骤204)。之后再于此N^-型掺杂磊晶层304之上，形成一P型掺杂主体区域306(步骤206)，如图3A所示。

然后，利用一干蚀刻制程蚀刻此P型掺杂主体区域306、N^-型掺杂磊晶层304以及N⁺型掺杂基材302，以形成一沟渠312(步骤208)，如图3B所示。此干蚀刻制程先利用一硬屏蔽(hard mask)层(图3B中未表示)覆盖于P型掺杂主体区域306，再图画化此硬屏蔽层，使其暴露出一开口以定义出沟渠312在P型掺杂主体区域306的位置。然后干蚀刻此硬屏蔽层所暴露出的开口，自P型掺杂主体区域306的表面开始蚀刻，并延伸至N^-型掺杂磊晶层304以及N⁺型掺杂基材302，最后就形成此沟渠312。

如图3C所示，移去上述用以进行干蚀刻制程用的硬屏蔽层之后，进行一离子布植制程于沟渠312的侧壁314，以抑制之后在沟渠312的侧壁314形成绝缘层的成长速率。依照本发明的一较佳实施例，此沟渠双扩散晶体管的绝缘层的材质为氧化硅，并在进行上述的离子布植时，以氮离子之浓度为2.5×10¹⁴cm^-3，布植能量为12kV，且布植角度318为30度的条件，布植氮离子于沟渠312的侧壁314。

而后，在成长氧化硅绝缘层时，此时氧化硅绝缘层位于沟渠312的底部316的厚度，就会是于氧化硅绝缘层位于沟渠312的侧壁314的厚度了两倍，明显地抑制了氧化硅绝缘层在沟渠312的侧壁314的成长速率。如此，即可避免因为沟渠312的侧壁314的绝缘层太厚而造成漏极源极电流I_ds减少的问题。在不增加沟渠312的侧壁314的绝缘层厚度的前提下，单独增加绝缘层在沟渠312的底部316的厚度，以改善现有技术低击穿电压的问题。

在另一方面，除了如上所述，对沟渠312的侧壁314进行一离子布植制程，例如使用氮离子布植，以抑制其绝缘层的成长速率之外(步骤209)，相反地，也可以对沟渠312的底部316进行另一个离子布植制程，例如使用氩离子布植，以增加其绝缘层的成长速率(步骤209)。值得注意的是，此两种用以抑制与增加绝缘层成长速率的离子布植制程，除了两者单独运用外，也可视需要分别运用于同一沟渠双扩散晶体管之中，并不仅限于个别单独使用。

如图3D所示，所示为进行一离子布植制程于沟渠312的底部316，以增加之后在沟渠312的底部316形成绝缘层的成长速率。依照本发明的另一较佳实施例，此时利用氩离子进行离子布植制程，以帮助加速绝缘层的成长速率。同样地，如此即可避免因为沟渠312的侧壁314的绝缘层太厚而造成漏极与源极电流I_ds减少的问题。在不增加沟渠312的侧壁314的绝缘层厚度的前提下，单独增加绝缘层在沟渠312的底部316的厚度，以改善现有技术低击穿电压的问题。

接着，一氧化硅层322被形成于P型掺杂主体区域306的表面以及沟渠312的周围(步骤210)。此氧化硅层322为一作为衬垫用的绝缘层。此时，由于沟渠312已经经过离子布植制程的处理，因此沟渠312的底部316的氧化硅层322的厚度，会大于沟渠312的侧壁314的氧化硅层322的厚度。

而且，若是单独选择使用上述对沟渠312的侧壁314进行离子布植制程，则由于此时布植的离子是以一预定角度，例如角度318，植入侧壁314之中，因此沟渠312越靠近其底部316之处所受离子布植的影响越小，而使得此氧化硅层322的厚度越往沟渠312底部316会越厚，如图3E所示。为了解说方便并突显本发明的特征，而后的图3F与图3G也一并沿用图3E中氧化硅层322的形状，即以单独选择使用上述对沟渠312的侧壁314进行离子布植制程的情况来说明。

然后，再利用光阻332定义出N⁺型掺杂源极区域322的位置，此N⁺型掺杂源极区域322的位置位于P型掺杂主体区域306中，且与沟渠312相邻。再利用离子布植制程植入掺杂物，例如磷或砷，以形成此N⁺型掺杂源极区域322，之后并移去上述的光阻332(步骤212)。当然，在离子布植之后，也可施以一退火(annealing)制程以修复其因离子布植而受损的晶格结构。

最后，进行一多晶硅锗的化学气相沉积制程，将导电材质，例如多晶硅326填充于沟渠312之中，作为此沟渠双扩散晶体管的栅极(步骤214)。如熟知此技艺者所知，此沟渠双扩散晶体管在完成时会在其N⁺型掺杂源极区域304上加上源极电极334，以及在其N⁺型基材302的底表面形成一漏极电极层336。而且，在此实施例中，本发明是以第一导电类型为N型掺杂以及第二导电类型为P型掺杂为例。然而熟知此技艺者当知，本发明也可应用于第一导电类型为P型掺杂以及第二导电类型为N型掺杂的实施例中。而且，P型掺杂以及N型掺杂所使用的掺杂物并不限于本实施例中所提到的掺杂物，各种现有技术的已应用的掺杂物均可运用于本发明之中。

本发明将现有技术的沟渠双扩散晶体管的沟渠深度延伸至基板，再对其沟渠利用一离子布植制程，使得其绝缘层的位于沟渠底部的厚度大于其位于沟渠侧壁的厚度，因此不但可得到较低的导通电阻，增加其漏极与源极电流I_ds，而且也可兼顾具有较高的击穿电压。本发明所应用的干蚀刻制程以及离子布植制程，皆为现今半导体制程中熟知的技术，不需特别的设备或制程步骤即可实施本发明的制造方法，有效地改善现有技术沟渠双扩散晶体管只高导通电阻与低击穿电压的问题。

以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。

Claims

1、一种功率金属氧化物半导体场效应晶体管的制造方法，其特征在于，该制造方法至少包含下列步骤：

提供一第一导电类型的基材；

形成一第一导电类型的磊晶层于该基材之上；

形成一第二导电类型的主体区域于该磊晶层之上；

蚀刻该主体区域、该磊晶层以及该基材，以形成至少一沟渠，其中该沟渠自该主体区域延伸至该基材；

离子布植该沟渠的侧壁；

形成一绝缘层作为该沟渠的衬垫；

形成至少一第一导电类型的源极区域于该主体区域之中并与该沟渠相邻；以及

沉积一导电材质于该沟渠之中并覆盖在该绝缘层之上，以形成一栅极区域。

2、一种功率金属氧化物半导体场效应晶体管的制造方法，其特征在于，该制造方法至少包含下列步骤：

提供一第一导电类型的基材；

形成一第一导电类型的磊晶层于该基材之上；

形成一第二导电类型的主体区域于该磊晶层之上；

离子布植该沟渠的底部；

形成一绝缘层作为该沟渠的衬垫；

沉积一导电材质于该沟渠之中并覆盖在该绝缘层之上，以形成一栅极区域；

其中该绝缘层位于该沟渠底部的厚度大于该绝缘层位于该沟渠侧壁的厚度。

3、根据权利要求1所述的制造方法，其特征在于，该离子布植的步骤以氮离子布植于该沟渠的侧壁。

4、根据权利要求2所述的制造方法，其特征在于，该离子布植的步骤以氩离子布植于该沟渠的底部。

5、根据权利要求1或2所述的制造方法，其特征在于，该绝缘层为一氧化硅层。

6、根据权利要求1或2所述的制造方法，其特征在于，该制造方法更包含掺杂一掺杂物于该导电材质之中的步骤。

7、根据权利要求1或2所述的制造方法，其特征在于，该蚀刻该主体区域以及该磊晶层的步骤是利用一干蚀刻制程蚀刻该主体区域以及该磊晶层，以形成该沟渠。

8、根据权利要求1或2所述的制造方法，其特征在于，该形成该源极区域的步骤至少包含：

形成一光阻层于该主体区域之上；

图案化该光阻层；以及

离子布植至少一掺杂物，以于该主体区域之中形成该第一导电类型的源极区域；

其中该源极区域并与该沟渠相邻。

9、根据权利要求8所述的制造方法，其特征在于，该制造方法更包含在离子布植该掺杂物之后，进行一退火制程。

10、根据权利要求1或2所述的制造方法，其特征在于，该沉积该导电材料的步骤是利用一化学气相沉积制程，沉积该导电材料于该沟渠之中并覆盖在该绝缘层之上，以形成该栅极区域。