CN101950735B - 高压器件 - Google Patents
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Abstract
本发明提供一种高压器件，形成器件的方法。该方法包含设置制备有主动器件区域的衬底。该主动器件区域包含栅极堆叠的栅极堆叠层，该栅极堆叠层于栅极介电层上至少包括有栅极电极层。对应于该栅极的第一掩膜设置于该衬底上。该衬底经图案化，以至少去除部分的未经该第一掩膜保护的顶部栅极堆叠层。第二掩膜亦设置于该衬底上，该第二掩膜具有开口，该开口曝露出一部分该第一掩膜与该顶部栅极堆叠层。沟道井藉由注入离子穿透该开口与栅极堆叠层进入该衬底而形成。
Description
技术领域
本发明一般而言是关于半导体器件或者积体电路，更详而言的，是关于高功率器件。
参考前案
本申请案是部分连续申请案(continuation-in-partapplication)，主张2009年2月23日提出申请的美国专利申请案编号12/390,509的利益。所揭露的全部内容皆并入本申请案作为参考。
背景技术
侧向双扩散电晶体(Lateral Double-Diffused(LD)transistor)已于高电压应用中获得广泛采用。对于高效能的侧向双扩散电晶体而言，当电晶体导通时，期望具有低漏极至源极(drain-to-source)导通电阻on-resistance(Rdson)以最小化其功率散逸，并且期望具有高崩溃电压(breakdown voltage)以最大化其电压耐受力(voltagecapability)。为了达到低漏极至源极导通电阻，该高侧向双扩散电晶体的沟道应尽可能越短越好。
当制程技术演进至深次微米(例如：超过0.35μm)非常大型积体电路(VLSI)时，期望将高压(HV)侧向双扩散电晶体与低压(LV)电晶体制造于相同衬底上。一般而言，用于形成如互补式金属氧化物半导体(CMOS)的低压器件的制程是用于形成高压器件。然而，习知的CMOS制程并不相容于形成高压电晶体。举例而言，制程覆盖问题使得用以定义该沟道长度的高压沟道井难以对准(alignment)。制程覆盖中的制程变异需要很大的制程窗口(process window)。如此一来，使得形成短沟道长度以达到低漏极至源极导通电阻(Rdson)变得困难。再者，所用的薄栅极电极妨碍本身作为硬式掩膜(hard mask)，使得形成该沟道井的制程控制进一步恶化。
由先前的讨论可知，本发明期望提供形成有短沟道长度的可靠高压器件，以具有低漏极至源极导通电阻(Rdson)。
发明内容
本发明提供一种形成器件的方法。该方法包含设置制备有主动器件区域(active device region)的衬底。该主动器件区域包含栅极堆叠(gate stack)的栅极堆叠层，该栅极堆叠层于栅极介电层上至少包括有栅极电极层。对应于该栅极的第一掩膜设置于该衬底上。该衬底经图案化，以至少去除部分的未经该第一掩膜保护的顶部栅极堆叠层。第二掩膜亦设置于该衬底上，该第二掩膜具有开口，该开口曝露出一部分该第一掩膜与该顶部栅极堆叠层。沟道井藉由注入离子穿透该开口与栅极堆叠层进入该衬底而形成。
于另一实施例中，揭露了另一个形成器件的方法。该方法包含设置制备有主动器件区域的衬底。该主动器件区域于该主动器件区域与栅极堆叠的栅极堆叠层的第一部分中包含有经掺杂的漂移井(dopeddrift well)。该等栅极堆叠层于该衬底的表面上的栅极介电层上至少包含有栅极电极层。对应于该栅极的第一掩膜设置于该衬底上。该衬底经图案化，以至少去除部分的未经该第一掩膜保护的顶部栅极堆叠层。第二掩膜亦设置于该衬底上，该第二掩膜具有开口，该开口曝露出一部分该第一掩膜与该顶部栅极堆叠层。沟道井藉由注入离子穿透该开口与栅极堆叠层进入该衬底而形成。
于再一实施例中，提供了一种器件。该器件包含制备有主动器件区域的衬底。该主动器件区域包含栅极堆叠，该栅极堆叠于栅极介电层上具有栅极电极层。至少该栅极电极层利用硬式掩膜进行图案化。该器件亦包含经掺杂的沟道井，置于该衬底中，邻近该栅极的第一边缘。该栅极的第一边缘与在该栅极下的沟道井的沟道边缘部份重迭。该栅极的第一边缘与该沟道边缘定义该器件的有效沟道长度。该器件亦包含邻近该栅极的第二边缘的经掺杂的漂移井。
配合参照以下说明书与附加图式，本发明上述这些或其他目的与本发明说明书中所揭露的优点与特征将变得清楚明了。再者，可了解到本说明书中所描述的各种实施例的特征并非独立的，而能够以各种组合或排列而存在。
附图说明
于附加图式中，类似的参考编号一般而言是参照不同图式中的相同零件。再者，该等附加图式无须依正确比例绘制，且一般而言是为了强调并且描绘本发明的原理。于以下说明书内容中，本发明的各种实施例是参考下列附加图式进行描述，其中：
第1图是显示器件的实施例；
第2a至2g图是显示用于形成器件的制程的实施例；
第3a至3g图是显示用于形成器件的制程的替代实施例；
第4a至4g图是显示用于形成器件的制程的另一实施例；以及
第5a至5g图是显示用于形成器件的制程的另一实施例。
主要元件符号说明
100 器件或积体电路 101 衬底
110 器件区域 112 主动子区域
116 主动子区域 122 井
124 井 132 深井
133 边缘 135 沟道井
136 井 140 电晶体
142 栅极介电材料 144 栅极电极
146 扩散区域 148 分隔件
150 电晶体 160 器件区域
165 高压主动区域 171 本体接触区域
172 高压栅极介电材料 174 高压栅极电极
176a 源极扩散区域 176b 漏极扩散区域
178 侧壁分隔件 179a 边缘
179b 边缘 180 隔离区域
180a 漂移浅沟槽隔离区域 242 栅极介电层
244 栅极电极层 287 软式掩膜
288 掩膜层 288b 掩膜层
289 开口 344 栅极电极层
387 软式掩膜 388 硬式掩膜
487b 软式掩膜 587 软式掩膜
587b 软式掩膜 587c 软式掩膜
589 开口
具体实施方式
本发明的实施例一般而言是关于半导体器件或积体电路。更详而言的，一些实施例是关于高功率器件。举例而言，高功率器件包含侧向双扩散电晶体，如金属氧化物电晶体(MOS)。可采用该等高功率器件作为切换电压整流器(switching voltage regulator)，以作为功率管理的应用。该等侧向双扩散电晶体能够轻易地被整合入器件或积体电路。该等器件或积体电路可结合至例如消费性电子产品中或与消费性电子产品共同使用，更具体而言，可应用于如行动电话、平板电脑以及个人数位助理(PDA)的可携式消费性产品。
第1图显示器件的实施例的一部分100。如图所示，该部分100包含衬底101。该衬底可包括硅衬底。该衬底可轻微地掺杂p型掺杂物(p-type dopant)。亦可使用如硅锗或绝缘体上硅(SOI)的N型或者其他类型的衬底。
该衬底可制备有第一与第二区域110与160。于一个实施例中，该第一区域包括低压(LV)器件区域，同时该第二区域包括高压(HV)器件区域。该等区域可为其他类型的器件区域或者可设置额外的器件区域。举例而言，可为了双栅极氧化物(dual gate oxide；DGO)器件而形成双栅极氧化物区域。该等双栅极氧化物器件可用于I/O电路系统。又或者，该等双栅极氧化物器件可仅包含高压区域。
于一个实施例中，该第一区域包括第一与第二类型的主动子区域(active sub-region)112与116。该第一与第二类型是互补的类型，形成互补类型的器件。举例而言，该互补类型的器件包括互补金属氧化物半导体(CMOS)器件。形成非互补或其他类型的器件亦是有用的。
该第一类型主动子区域包括例如n型主动子区域，而该第二类型主动子区域包括p型主动区域。该第一类型主动子区域包括经第二类型掺杂的井122；该第二类型主动子区域包括经第一类型掺杂的井124。举例而言，该第一类型主动子区域包括p型掺杂井，而该第二类型主动子区域包括n型掺杂井。亦可使用其他组构的主动子区域。P型掺杂物可包含硼(B)、铟(In)或两者的组合，同时n型掺杂物可包含磷(P)、砷(As)、锑(Sb)或三者的组合。
第一类型的电晶体140设置于该第一类型主动子区域中，而第二类型的电晶体150设置于该第二类型主动子区域中。举例而言，n型电晶体设置于具有p型掺杂井的n型主动子区域中，同时p型电晶体设置于具有n型掺杂井的p型主动子区域中。于一个实施例中，该等电晶体是MOS场效电晶体(MOSFET)。亦可使用其他类型的电晶体。
例如，电晶体包括栅极，该栅极于栅极介电材料142上具有栅极电极144。该栅极电极包括例如多晶硅(polysilicon)。亦可使用如多晶硅化物或金属硅化物等其他类型的栅极电极材料。藉由将所欲的金属与多晶硅反应可形成多晶硅化物或者金属硅化物。可使用如钴、钛或镍(nickel)等各种类型的金属。亦可使用其他类型的栅极电极材料。再者，该栅极电极可掺杂有掺杂物。掺杂该栅极电极可取决于制程技术。例如，该栅极电极可掺杂有相同于该电晶体类型的掺杂物类型。亦可使用其他掺杂物类型掺杂该栅极电极。该栅极介电材料可为硅氧化物(silicon oxide)。亦可使用其他类型的栅极电极或栅极介电材料。该栅极电极材料与栅极介电材料可取决于制程技术。举例而言，钴硅化物栅极电极可用于0.18微米与0.13微米制程技术，同时镍硅化物可用于0.09微米制程技术。亦可使用其他组构的栅极电极与栅极介电材料。
该栅极的侧壁可设置有侧壁分隔件148。该等侧壁分隔件可包括如硅氧化物、硅氮化物或者两者的组合的介电材料。亦可使用其他类型的材料于该等侧壁分隔件。
扩散区域146邻近该栅极。该等扩散区域可作为该电晶体的源极与漏极。可设置延伸扩散区域147。该等延伸扩散区域可为浅扩散区域，于该等分隔件下方延伸。该第一类型电晶体的扩散区域(包含该等延伸扩散区域)掺杂有第一类型掺杂物，而该第二类型电晶体的扩散区域掺杂有第二类型掺杂物。举例而言，p型扩散区域为p型电晶体所设置，而n型扩散区域为n型电晶体所设置。该等扩散区域的深度与掺杂物浓度可例如取决于应用方式(如电压需求)。
该高压区域包含高压主动区域165。于一个实施例中，该高压主动区域包括第一类型主动区域。举例而言，该高压主动区域包括n型主动区域。亦可设置p型高压主动区域。再者，可了解到，为了简化起见该高压区域仅描绘一个主动区域，而该高压区域可包含高压主动区域或子区域。举例而言，该等高压主动子区域可为用于互补类型高压器件的互补类型高压子区域。
设置如浅沟槽隔离(STI)区域的隔离区域180，以隔离该等区域中的低压与高压区域以及该等区域内的主动子区域。亦可使用其他类型的隔离区域。
于一个实施例中，该第一类型高压主动区域至少包括第一与第二部分。该第一部分包括第二类型高压沟道(或本体)井135，而该第二部分包括第一类型高压漂移井136。该高压漂移井可定义高压器件的类型。举例而言，p型高压主动区域可具有n型高压沟道井与p型高压漂移井。于一个实施例中，第三或中间部分将该沟道与漂移井分隔开。于其他实施例中，该第一与第二部分是相邻接的部分。举例而言，该高压沟道与高压漂移井互相接触。
深井132可设置于该高压主动区域中，包围该高压沟道与漂移井。一般而言，该深井包括第一类型的掺杂物或者与该高压器件类型相同的掺杂物。该深井可用以将该漂移井与该衬底隔离。举例而言，p型器件将具有n型深井。于一些情况下，该深井可选择性存在或者该深井可包括该第二类型或者与该高压器件类型相反类型的掺杂物。举例而言，至于n型高压器件，该深井可为p型或n型深井。所选择的深井的不同类型可取决于衬底的类型。一般而言，经p型掺杂的衬底是用于制造器件。当使用p型衬底时，可选择该n型深井。这是因为n型漂移井已不同于该p型衬底。对于n型衬底而言，p型深井可用以将该沟道井与该衬底隔离。亦可使用其他组构的深井。
如图所示，第一类型高压器件设置于该第一类型高压主动区域中。于一个实施例中，该第一类型高压器件包括侧向双扩散(LD)器件，如LDMOS器件。该高压器件包括具有第一与第二边缘179a至b或者多个侧壁的栅极。
该栅极于高压栅极介电材料172上包含有高压栅极电极174。该高压栅极电极可包括多晶硅。亦可使用如多晶硅化物或者金属硅化物等其他类型的高压栅极电极材料。可使用如钴、钛或镍等各种类型的金属。亦可使用其他类型的高压栅极电极材料。再者，该栅极电极可掺杂有掺杂物。例如，该高压栅极电极可掺杂有与该电晶体类型相同的掺杂物类型。亦可使用掺杂有其他掺杂物的高压栅极电极。该高压栅极介电材料可为硅氧化物。亦可使用其他类型的高压栅极介电材料。
于一个实施例中，该高压栅极电极材料与高压栅极介电材料可取决于CMOS制程及/或技术。于一个实施例中，该高压栅极电极材料与高压栅极介电材料可取决于用于低压器件的CMOS制程及/或技术。举例而言，钴硅化物栅极电极可用于0.18与0.13微米的制程技术，同时镍硅化物可用于0.09微米制程技术。亦可使用其他组构的栅极电极与栅极介电材料。
该栅极的侧壁可设置有侧壁分隔件178。该等侧壁分隔件可包括如硅氧化物、硅氮化物或者两者的组合的介电材料。亦可使用其他类型的材料于该等侧壁分隔件。
于一个实施例中，该高压栅极(如栅极电极)、栅极介电材料与分隔件的各种栅极元件具有与该低压区域中的低压器件相同类型的材料。如此一来，提升了形成高压与低压器件的制程可相容性。
该高压栅极与该高压主动区域的第一及第二部分中的沟道和漂移井部分重迭。漂移隔离区域180a可设置于该高压器件的高压侧上的漂移井136内。该漂移隔离区域180a能够改善该高压器件因高电压所造成的崩溃电压。举例而言，该漂移隔离区域特别用以承受超过大约10伏特的高电压应用。如图所示，该漂移隔离区域180a置于该栅极下方的漂移井136中。亦可将该漂移井置于其他位置，如部分位于该栅极下方。
第一类型漏极扩散区域176b设置于该漂移隔离区域180a与隔离区域180的间，将该高压主动区域与该高压区域中其他子主动区域隔离。第一类型的源极扩散区域176a设置于该第一类型高压主动区域的沟道井135中。可设置源极延伸区域177，其延伸于该高压栅极的沟道侧(channel side)上的分隔件下方。该第一类型源极与漏极扩散区域例如包括用于p型高压主动区域的p型扩散区域。亦可设置用于n型高压主动区域的n型扩散区域。取决于应用方式，可选择该等扩散区域的掺杂物深度与浓度。于一个实施例中，扩散区域的掺杂物深度与浓度可相同于低压器件的掺杂物深度与浓度。亦可使用其他掺杂物深度与浓度。
第二类型本体接触区域171可设置于该高压主动区域的第一部分中。如图所示，该第二类型本体接触区域171介于该源极扩散区域176a与该隔离区域180的间。该第二类型本体接触区域包括第二类型掺杂物。于一个实施例中，该本体接触区域的掺杂物深度与浓度可相同于该低压器件的扩散区域。亦可使用其他掺杂物深度与浓度。该本体接触区域171提供电性耦合至该沟道井135。
该沟道井135的边缘133延伸于该栅极的源极侧(source side)上的栅极下面。该边缘133可称作为该沟道井的沟道边缘。该沟道井135的沟道边缘与该源极侧上的栅极的第一边缘179a定义了该高压电晶体的沟道，该沟道具有有效沟道长度L。
于一个实施例中，该有效沟道长度藉由离子注入(ionimplantation)所控制，且自我对准(self-aligned)至该栅极边缘。举例而言，掺杂物离子利用注入掩膜(implant mask)进行注入穿透该栅极电极或者利用硬式掩膜进行注入穿透该栅极电极。于一个实施例中，亦使用该注入掩膜以图案化该高压栅极的沟道边缘。该有效沟道长度可藉由所选定以满足临限电压(threshold voltage)与崩溃电压需求的沟道或本体注入条件进行控制。举例而言，可藉由降低倾斜角度、注入能量或者剂量等而得到较短的有效沟道长度。
利用经自我对准至该注入的栅极边缘的沟道井，可避免制程覆盖问题。能够达到具有非常低的漏极至源极导通电阻的非常短有效沟道长度，使得高电流能够通过小面积。此对于0.35微米以下如0.25微米、0.18微米与0.13微米的制程技术特别有用。
具有降低的功率散逸的功率管理应用需求较小的面积，能够增进效能同时降低成本。
于一个实施例中，该有效沟道长度L小于0.4微米。于另一实施例中，该有效沟道长度小于0.3微米。于又一实施例中，该有效沟道长度小于0.25微米。例如，取决于应用方式，亦可使用其他有效沟道长度。
第2a至2g图显示用于形成器件或积体电路100的制程的实施例的剖面图。参照第2a图，设置有衬底101。该衬底可包括如经轻微p型掺杂的衬底的硅衬底。亦可使用其他类型的衬底，包含经n型掺杂的衬底、硅锗或绝缘体上硅(SOI)。
如图所示，第一与第二器件区域110与160定义于该衬底上。该第一区域例如包括低压器件区域，同时该第二区域包括高压器件区域。可设置其他类型的器件区域或者额外的器件区域。又或者，该器件可仅包含高压区域。
该低压器件区域110可定义有第一与第二类型主动子区域112与116。于一个实施例中，该第一与第二类型主动子区域是互补类型的主动子区域，以形成如CMOS器件的互补器件。亦可形成非互补或其他类型的器件。
如同该高压器件区域160，高压主动区域165定义于其中。于一个实施例中，该高压主动区域165可为第一或第二类型高压主动区域。虽然仅描绘一个高压主动区域，但是可了解到该高压器件区域可包含额外的高压主动区域或子区域。该等高压主动子区域可为互补的多个高压主动子区域。
该衬底亦制备有多个隔离区域180，以将该等器件区域与其他主动器件子区域分隔开。于一个实施例中，该等隔离区域180包括多个浅沟槽隔离(STI)。可采用各种习知制程以形成该等浅沟槽隔离区域。举例而言，可利用习知蚀刻与掩膜技术来蚀刻该衬底，以形成多个沟槽，接着以如硅氧化物的介电材料填充该等沟槽。可实施化学机械研磨(CMP)以去除过剩的介电材料，并且提供平坦的衬底顶部表面(substrate top surface)。亦可使用其他制程或材料，以形成该等浅沟槽隔离。
于第2b图中，形成有用于该器件区域的主动区域的掺杂井(dopedwell)。于一个实施例中，经第一类型掺杂的井124形成于该第二类型高压主动子区域116中，而经第二类型掺杂的井122形成于该第一类型高压主动子区域112中。举例而言，n型掺杂井形成于该p型主动子区域中，而p型掺杂井形成于该n型主动子区域中。
于该高压主动区域165中，至少包含第一与第二部分。举例而言，该第一部分对应于漏极部分，而该第二部分对应于源极部分。于一些实施例中，设置有第三或中间部分以将该第一与第二部分分隔开。又或者，该第一与第二部分是相邻接的部分，而没有中间部分。
于一个实施例中，掺杂井136形成于该高压主动区域的漏极部分中。该掺杂井例如为该高压器件的漂移井。该漂移井具有与该高压主动区域相同的类型。至于第一类型高压主动区域，该漂移井包括第一类型。举例而言，n型漂移井为n型高压主动区域所设置。
漂移浅沟槽隔离区域180a可选择性地设置于该漂移井136中。该漂移浅沟槽隔离区域置于该漂移井中，以改善高压器件的可靠度。举例而言，该漂移浅沟槽隔离区域改善该高压器件的崩溃可靠度(breakdown reliability)。该漂移浅沟槽隔离区域可与其他浅沟槽隔离区域于同时形成。
深高压井132可设置于该高压主动区域165中。如图所示，该深高压井132形成于整个高压主动区域165中，并且包围该高压主动区域165的第一与第二部分。该深高压井具有与该漂移井和该高压主动区域相反的类型。至于第一类型高压主动区域，该深井包括第二类型。举例而言，p型深井为n型高压主动区域所设置。
各种井的掺杂物深度与浓度皆可取决于例如应用方式。举例而言，较高电压的应用方式可能需要较低的掺杂物掺杂浓度与较深的井深度。于一个实施例中，该深井132的深度大约3微米，具有大约5E16cm-3的掺杂物浓度。对于漂移井136而言，可能需要大约1.5微米的深度，具有大约5E17cm-3的掺杂物浓度。其他掺杂物深度与浓度亦可用于该等井。
如上所述，该等浅沟槽隔离区域形成于各种掺杂井形成的前。亦可使用如于形成各种掺杂井后形成该等浅沟槽隔离区域的其他制程方案掺杂井。
可藉由离子注入形成掺杂井。P型掺杂物可包含硼(B)、BF2(硼与氟化合)、铟(In)或者三者的组合，同时n型掺杂物可包含磷(P)、砷(As)、锑(Sb)或三者的组合。一般而言，第一与第二类型的主动区域是于个别制程中选择性地形成。举例而言，该等n型区域可注入有n型掺杂物，同时注入掩膜防止p型区域的掺杂。
于一个实施例中，该高压区域的井是个别地形成自该等低压区域。举例而言，可首先形成该等低压井，接着形成该等高压井。亦可在形成该等低压井的前形成该等高压井。不同类型的低压井可形成于个别制程中，而不同类型的高压井亦可形成于个别制程中。举例而言，该低压区域中的第一类型与第二类型井于个别注入制程中形成。同样地，该高压区域中不同类型的井亦是于个别注入制程中形成。
可藉由单一注入制程或多道注入制程形成掺杂井。于多道注入制程中，可于不同能量程度注入掺杂物，以达到所欲的掺杂分布(dopingprofile)。至于单一注入制程，实施高温驱进(drive-in)制程以达到所欲的掺杂分布。
可采用单一注入制程以例如形成多个深井。对于n型深井而言，可以大约6E12cm-2的掺杂物浓度于大约2000KeV的能量程度注入磷，接着于大约1100℃进行两小时驱进。亦可使用单一注入制程以形成其他类型的井。亦可利用多道注入制程形成多个井。举例而言，可藉由多道注入制程形成低压井。
于第2c图中，该衬底上形成有多个栅极层。于一个实施例中，该衬底上形成有栅极介电层242。该栅极介电层可包括硅氧化物。亦可使用其他种类的介电材料(如氮氧化硅)。又或者，可使用高k、低k或者介电材料合成物。对于1.8V栅极电压电晶体，该栅极介电层242的厚度可为大约30埃。亦可使用其他厚度。该厚度可取决于栅极电压应用方式。举例而言，较高的栅极电压可能需要较厚的栅极介电层。于一个实施例中，该栅极介电层是藉由热氧化(thermal oxidation)而形成。亦可使用如化学气相沉积(CVD)的其他制程技术以形成该栅极介电层。
栅极电极层244沉积于该栅极介电层242上。于一个实施例中，该栅极电极层包括多晶硅(poly)。该栅极电极层244可形成如同非晶层(amorphous)或结晶层。对于非晶的沉积层，可实施接下来的处理以结晶该沉积层。亦可使用其他类型的栅极电极材料。举例而言，可接着处理该多晶硅，以形成多晶硅化物或金属栅极。该栅极电极层的厚度可能为大约2000埃或更低。于另一实施例中，该栅极电极层的厚度为大约2500埃或更低。于又一实施例中，该栅极电极层的厚度为大约4000埃或更低。举例而言，于多晶硅化物栅极的实施例中，该多晶硅可为大约2000埃，同时钨为大约2000埃。亦可使用其他厚度。可使用各种制程技术以形成该栅极电极层。举例而言，可藉由CVD沉积多晶硅，同时可藉由溅镀(sputtering)沉积金属。取决于材料，亦可使用其他制程技术。
参照第2d图，掩膜层288形成于该衬底上，覆盖该栅极电极层。于一个实施例中，该掩膜层包括光刻胶。该掩膜如所欲般进行图案化。为了图案化该掩膜层，可采用微影技术(photolithography)。举例而言，该掩膜可透过微影掩膜而选择性地曝露于曝光源(exposuresource)。取决于是否使用正或反光刻胶，可藉由显影将经曝露或未经曝露的部分去除。为了增进微影解析度(lithographic resolution)，可于该掩膜层下设置ARC层(未显示)。
该掩膜层288经图案化以形成开口289，以曝露一部分该栅极电极层244。于一个实施例中，该开口对应于用于沟道井注入的开口。举例而言，该掩膜层作为该沟道井注入掩膜。可利用该掩膜层图案化该ARC层。接下来，亦可图案化该ARC层。
于第2e图中，该衬底注入有掺杂物，以形成沟道井135。于一个实施例中，布置有与该高压主动区域的类型相反的掺杂物。举例而言，p型掺杂物注入进入该n型高压主动区域的p型深井。于一个实施例中，该等掺杂物以某角度进行注入，以形成自该栅极电源至该沟道井的边缘的沟道。该注入角度θ可介于大约1至45度的范围。亦可使用其他注入角度。取决于应用方式的需求，可变化注入的条件。举例而言，剂量与能量可经选择，以达到所欲的有效沟道长度。
于一个实施例中，该沟道井藉由多道注入所形成。举例而言，该沟道井可藉由至少两道倾斜与旋转注入(rotate implant)而形成。于一个实施例中，该注入包括四方注入(quad implant)。四方注入包括4道倾斜角度注入(tilted angled implant)，每一个倾斜角度注入皆转动达一旋转角度(rotation angle)。举例而言，可利用四方注入于大约30度的倾斜角度以大约45度的旋转角度以大约2E13cm-2剂量的硼于大约130KeV的能量程度形成p型沟道井。亦可使用其他倾斜角度、旋转角度、剂量及能量程度。举例而言，四方注入可包括大约7度的倾斜角度以大约45度的旋转角度以大约2E13cm-2剂量的硼于大约150KeV的能量程度。
在形成该沟道掺杂井135的后，去除该栅极电极层244的经曝露部分，如第2f图所示。于一个实施例中，实施如反应离子蚀刻(RIE)的非等向性蚀刻(anisotropic etch)，以去除该栅极电极层的经曝露部分。于一个实施例中，去除该栅极电极层的经曝露部分形成高压栅极的第一边缘。于一个实施例中，该第一边缘对应于该高压栅极的源极侧。如图所示，该栅极介电层242可作为蚀刻该栅极电极层的蚀刻停止(etch stop)。由于该栅极介电层可作为用于接下来离子注入的注入掩膜，以保护该衬底免于注入损伤(implant damage)，因此留下该栅极介电层是有利的。又或者，可去除该栅极介电层的经曝露部分。亦可利用去除该栅极介电层242以曝露出该衬底。在蚀刻该栅极电极层的后，去除该掩膜层288。
如上所述，于一个实施例中，该注入掩膜可作为沟道井注入掩膜，以及作为用于图案化该高压栅极的第一边缘(例如：源极侧)的掩膜。利用相同掩膜以形成该沟道井与该栅极的源极侧，该沟道自我对准至该栅极边缘。如此一来，使得该高压器件的沟道长度经良好控制，以产生非常短的有效沟道长度，以降低漏极至源极导通电阻的效能。于一个实施例中，该有效沟道长度L短于0.4微米。于另一实施例中，该有效沟道长度L短于0.3微米。于又一实施例中，该有效沟道长度L短于0.25微米。
参照第2g图，另一掩膜层288b形成于该衬底上，并且经图案化。该掩膜层经图案化以曝露出部分欲去除的栅极电极层244，保护对应于该等低压器件的栅极的部分。举例而言，该掩膜可作为栅极掩膜。此外，该掩膜层288b保护该高压区域的源极部分以及该高压器件的栅极。该栅极电极层244的经曝露部分经去除以形成该低压与高压器件的栅极。
如第1图所描绘，在形成有该等栅极的后，制程继续形成该器件。该制程例如包含藉由离子注入形成延伸区域147，接着形成分隔件148与147以及扩散区域146与176。不同类型的延伸与扩散区域可形成于不同的制程中。举例而言，n型扩散区域形成于一个注入制程中，而p型扩散区域形成于另一制程中。再者，可个别地形成不同器件区域的扩散与延伸区域。在形成有该等扩散区域的后，可形成硅化物栅极与接点(contact)。举例而言，该衬底101上沉积有如钴的金属，且该金属经反应以形成硅化物接点与栅极。该等接点与栅极可形成于相同或不同的制程中。去除未经反应的金属。可形成前金属(pre-metal)与阶层间(inter-level)介电层，其中形成有接点与内连接(interconnect)。可藉由如双镶嵌技术(dual damascene technology)形成额外的内连接阶层。最终可实施钝化(passivation)、切块(dicing)、组合与测试，以完成该积体电路。
形成器件100的制程的替代实施例显示于第3a至3g图中。参照第3a图，显示经局部处理的器件。该经局部处理的器件类似于第2c图中所示者。硬式掩膜388形成于该栅极电极层244上。该硬式掩膜例如包括硅氧化物。于一个实施例中，该硬式掩膜388藉由CVD而形成。该硬式掩膜的厚度可大约为40奈米。亦可使用其他材料、技术或者厚度。举例而言，该硬式掩膜可由硅氧化物或其他类型的材料形成。
参照第3b图，软式掩膜287(如光刻胶)形成于该硬式掩膜388上。可藉由微影技术图案化该软式掩膜，以形成开口289，该开口289可作为沟道注入掩膜。ARC层可设置于该软式掩膜287与该硬式掩膜388的间。该软式掩膜的图案藉由例如反应离子蚀刻(RIE)而转换至该硬式掩膜。
于一个实施例中，如第3c图所示，在图案化该硬式掩膜的后，去除该软式掩膜层。该衬底注入有掺杂物以形成沟道掺杂井135。于一个实施例中，注入有与该高压主动区域的类型相反的掺杂物。举例而言，p型掺杂物注入进入n型高压主动区域的p型深井。
于一个实施例中，该等掺杂物于某角度进行注入，以自该栅极边缘至该沟道井的边缘形成沟道。注入角度θ可介于大约1至45度。亦可使用其他的注入角度。取决于应用方式的需求，可变化注入的条件。举例而言，角度、剂量与能量可经选择，以达到所欲的有效沟道长度。
于一个实施例中，该沟道井藉由多道注入而形成。举例而言，该沟道井可藉由至少两道倾斜与旋转注入而形成。于一个实施例中，该注入包括四方注入。四方注入包括4道倾斜角度注入，每一道注入皆转动达一旋转角度。举例而言，可利用四方注入于大约30度的倾斜角度以大约45度的旋转角度以大约2E13cm-2剂量的硼于大约130KeV的能量程度形成p型沟道井。亦可使用其他倾斜角度、旋转角度、剂量及能量程度。举例而言，四方注入可包括大约7度的倾斜角度以大约45度的旋转角度以大约2E13cm-2剂量的硼于大约150KeV的能量程度。
如第3d图所示，于该衬底上沉积有另一软式掩膜层287，覆盖该硬式掩膜层与经曝露的栅极电极层。该软式掩膜藉由微影而图案化。该软式掩膜保护部份对应于该等电晶体栅极的硬式掩膜层388。新的ARC层可设置于该软式掩膜287与该硬式掩膜388的间。于第3e图中，该硬式掩膜的经曝露部分经去除，曝露出部分的栅极电极层。可藉由例如反应离子蚀刻(RIE)达到该硬式掩膜层的图案化。该经图案化的硬式掩膜可作为栅极掩膜。如第3f图所示，于图案化该硬式掩膜的后，该软式掩膜经去除。
参照第3g图，该栅极电极层244藉由例如蚀刻进行图案化以于该低压与高压区域中形成多个栅极。可藉由例如反应离子蚀刻(RIE)达到该栅极电极层的图案化。图案化该栅极电极层亦侵蚀该硬式掩膜，缩减其厚度。于蚀刻该栅极电极层的后，可藉由例如清洁步骤去除该硬式掩膜388。制程如先前所述般继续完成该器件。
形成器件100的制程的另一实施例显示于第4a至4g图中。参照第4a图，显示经局部处理的器件。该经局部处理的器件类似于第3a图中所显示者。
参照第4b图，软式掩膜层387(如光刻胶层)形成于该硬式掩膜388上。可于该软式掩膜与该硬式掩膜的间设置有ARC层。该软式掩膜经图案化以曝露出部分的硬式掩膜388。该软式掩膜所剩下的部分对应于该高压区域160中的高压栅极。可藉由微影技术达到该软式掩膜的图案化。于一个实施例中，该经图案化的软式掩膜层亦曝露出该低压区域110中的硬式掩膜。
如第4c图所示，该软式掩膜的图案藉由例如反应离子蚀刻而转换至该硬式掩膜。该反应离子蚀刻去除经曝露的部分硬式掩膜以曝露出该高压区域中欲去除的部分栅极电极层344。于一个实施例中，去除该硬式掩膜亦曝露出该低压区域中的栅极电极层。在图案化该硬式掩膜的后，该软式掩膜经去除。
于第4d图中，另一软式掩膜层487(如光刻胶层)形成于该衬底上。ARC层可设置于该软式掩膜层下。该软式掩膜层可藉由微影技术进行图案化，以曝露出该低压区域中欲去除的部分栅极电极层344，保护对应于该等低压器件的栅极的部分。举例而言，该经图案化的软式掩膜可作为用于该低压区域的栅极掩膜。该软式掩膜层自该高压区域被去除。
于第4e图中，该栅极电极层经图案化。于一个实施例中，该低压区域中的栅极电极层利用该软式掩膜进行图案化，同时该硬式掩膜使用于该高压区域中。使用软式掩膜有利于形成该低压区域中具关键尺寸(critical dimension)的栅极。
参照第4f图，另一软式掩膜层487b(如光刻胶层)形成于该衬底上。ARC层可设置于该软式掩膜层下。该软式掩膜层可藉由微影技术进行图案化，以形成开口489。该经图案化的软式掩膜层可作为沟道注入掩膜。
如第4g图中所示，该衬底注入有掺杂物以形成沟道掺杂井135。于一个实施例中，注入有与该高压主动区域相反类型的掺杂物。举例而言，p型掺杂物经注入进入n型高压主动区域的p型深井。
于一个实施例中，该等掺杂物于某角度进行注入，以自该栅极边缘至该沟道井的边缘形成沟道。该注入角度θ可介于大约1至45度。亦可使用其他的注入角度。取决于应用方式的需求，可变化注入的条件。举例而言，角度、剂量与能量可经选择，以达到所欲的有效沟道长度。
于一个实施例中，该沟道井藉由多道注入所形成。举例而言，该沟道井可藉由至少两道倾斜与旋转注入而形成。于一个实施例中，该注入包括四方注入。四方注入包括4道倾斜角度注入，每一个倾斜角度注入皆转动达一旋转角度。举例而言，可利用四方注入于大约30度的倾斜角度以大约45度的旋转角度以大约2E13cm-2剂量的硼于大约130KeV的能量程度形成p型沟道井。亦可使用其他倾斜角度、旋转角度、剂量及能量程度。举例而言，四方注入可包括大约45度的倾斜角度以大约45度的旋转角度以大约2E13cm-2剂量的硼于大约150KeV的能量程度。
于一个实施例中，在去除该沟道井的后，该注入掩膜与硬式掩膜经去除。举例而言，首先去除该注入掩膜，接着去除该硬式掩膜。于一些实施例中，保留该硬式掩膜。在形成该等栅极的后，该制程如先前所述般继续完成该器件。
形成器件100的制程的替代实施例显示于第5a至5g图中。参照第5a图，显示经局部处理的器件。该经局部处理的器件类似于第4c图中所示者。
如第5b图所示，软式掩膜层587(如光刻胶层)形成于该衬底上。ARC层可设置于该栅极软式掩膜层下。该软式掩膜层可藉由微影技术进行图案化，以曝露出该高压区域，保护该等低压器件免于被处理。如第5c图所描绘，该高压区域中的栅极电极藉由例如反应离子蚀刻进行图案化，以利用该硬式掩膜作为栅极掩膜形成该栅极。在图案化该高压区域中的栅极电极的后，该软式掩膜经去除。
参照第5d图，另一软式掩膜层587b(如光刻胶)形成于该衬底上。ARC层可设置于该软式掩膜层下。该软式掩膜层可藉由微影技术进行图案化，以形成开口589。该经图案化的软式掩膜层可作为沟道注入掩膜。
如第5e图所示，该衬底注入有掺杂物以形成沟道掺杂井135。于一个实施例中，注入有与该高压主动区域相反类型的掺杂物。举例而言，p型掺杂物经注入进入n型高压主动区域的p型深井。
于一个实施例中，该等掺杂物于某角度进行注入，以自该栅极边缘至该沟道井的边缘形成沟道。该注入角度θ可介于大约1至45度。亦可使用其他的注入角度。取决于应用方式的需求，可变化注入的条件。举例而言，角度、剂量与能量可经选择，以达到所欲的有效沟道长度。
于一个实施例中，该沟道井藉由多道注入所形成。举例而言，该沟道井可藉由至少两道倾斜与旋转注入而形成。于一个实施例中，该注入包括四方注入。四方注入包括4道倾斜角度注入，每一个倾斜角度注入皆转动达一旋转角度。举例而言，可利用四方注入于大约30度的倾斜角度以大约45度的旋转角度以大约2E13cm-2剂量的硼于大约130KeV的能量程度形成p型沟道井。亦可使用其他倾斜角度、旋转角度、剂量及能量程度。举例而言，四方注入可包括大约45度的倾斜角度以大约45度的旋转角度以大约2E13cm-2剂量的硼于大约150KeV的能量程度。
参照第5f图，软式掩膜层587c的其他层(如光刻胶)形成于该衬底上。ARC层可设置于该软式掩膜层下。该软式掩膜层可藉由微影技术进行图案化，以曝露出该低压区域中部分欲去除的栅极电极层344。此外，保留该软式掩膜层于该高压区域中，以保护该高压区域免于被处理。如第5g图中所描绘，该经曝露的部分栅极电极层344经去除，以形成该低压器件的栅极。
类似第4a至4g图所示的实施例，该等低压栅极利用软式掩膜进行图案化，同时硬式掩膜用以图案化该高压栅极。在形成该等低压栅极的后，该软式掩膜经去除，接着去除该等高压栅极上的硬式掩膜。于一些实施例中，可保留该硬式掩膜。该制程如先前所述般继续完成该器件。
本发明可以其他特定形式进行体现，而不悖离本发明的精神与基本特性。因此，前述的实施例皆为例示，而非限制本发明。本发明的精神是由附加的申请专利范围所指出，并非由所前述实施例所指出，且所有来自该等申请专利范围的意义与等效范围内的所有变化皆涵盖于申请专利范围中。
Claims (17)
1.一种形成器件的方法，包括：
设置制备有主动器件区域的衬底，其中，该主动器件区域包含栅极堆叠的栅极堆叠层，该栅极堆叠层至少包括有在栅极介电层上的栅极电极层；
在该衬底上设置对应于该栅极的第一掩膜；
图案化该衬底，以至少去除部分的未经该第一掩膜保护的顶部栅极堆叠层；
在该衬底上设置第二掩膜，该第二掩膜具有开口，该开口曝露出一部分该第一掩膜与该顶部栅极堆叠层；以及
注入离子穿透该开口与栅极堆叠层进入该衬底，以形成沟道井，
其中，该栅极的第一边缘对应于该器件的该栅极的沟道边缘，而该栅极的第二边缘对应于该器件的该栅极的漏极边缘。
2.如权利要求1所述的形成器件的方法，其中，该顶部栅极堆叠层包括该栅极堆叠的该栅极电极层。
3.如权利要求2所述的形成器件的方法，其中，该栅极电极层包括硅，该硅包含非晶硅或多晶硅。
4.如权利要求2所述的形成器件的方法，其中，该第一掩膜包括硬式掩膜。
5.如权利要求1所述的形成器件的方法，其中，图案化该衬底以让该栅极介电层保留于该衬底上。
6.如权利要求1所述的形成器件的方法，其中，图案化该栅极堆叠层以让该栅极介电层保留于该衬底上。
7.如权利要求1所述的形成器件的方法，其中，注入离子包括倾斜角度注入。
8.如权利要求1所述的形成器件的方法，其中，该注入的倾斜角度1-45度。
9.如权利要求1所述的形成器件的方法，其中，注入离子包括多重倾斜角度注入，该多重倾斜角度注入绕着该衬底的平面旋转。
10.如权利要求9所述的形成器件的方法，其中，该注入的倾斜角度1-45度。
11.如权利要求1所述的形成器件的方法，其中，注入离子包括四方倾斜角度注入，该四方倾斜角度注入绕着该衬底的平面旋转。
12.如权利要求1所述的形成器件的方法，其中，该第二掩膜包括光刻胶。
13.一种形成器件的方法，包括：
设置制备有主动器件区域的衬底，该主动器件区域在该主动器件区域的第一部分中包含有经掺杂的漂移井，栅极堆叠的栅极堆叠层至少包括有在该衬底的表面上的栅极介电层上的栅极电极层；
在该衬底上设置对应于该栅极的第一掩膜；
图案化该衬底，以至少去除部分的未经该第一掩膜保护的顶部栅极堆叠层；
在该衬底上设置第二掩膜，该第二掩膜具有开口，该开口曝露出一部分该第一掩膜与该顶部栅极堆叠层；以及
注入离子穿透该开口与栅极堆叠层进入该衬底，以形成沟道井，其中，该衬底包括：
漂移隔离区域，在该经掺杂的漂移井中；以及
经掺杂的深井，在包围该经掺杂的漂移井的该主动器件区域的该衬底中。
14.如权利要求13所述的形成器件的方法，其中，该第一掩膜包括硬式掩膜。
15.如权利要求14所述的形成器件的方法，其中，该栅极的第一边缘对应于该器件的该栅极的沟道边缘，而该栅极的第二边缘对应于该器件的该栅极的漏极边缘。
16.一种半导体器件，包括：
衬底，制备有主动器件区域，其中，该主动器件区域包含栅极堆叠，该栅极堆叠于栅极介电层上具有栅极电极层，其中，至少该栅极电极层利用硬式掩膜进行图案化；
经掺杂的沟道井，置于该衬底中，邻近该栅极的第一边缘，其中，该栅极的该第一边缘在该栅极下的该沟道井的沟道边缘与该沟道井重叠，该栅极的该第一边缘与该沟道边缘定义该器件的有效沟道长度；以及
经掺杂的漂移井，邻近该栅极的第二边缘。
17.如权利要求16所述的半导体器件，其中，该有效沟道长度小于0.4微米。
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