CN1573643A - 分级式时钟门控电路 - Google Patents

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Abstract

一种分级式时钟门控电路，用来分配一时钟信号给一功能方块的电路单元，分级式时钟门控电路包含一第一级时钟脉冲门，用来选择性地提供该时钟信号，多个第二级时钟脉冲门，连接到该第一级时钟脉冲门，用来选择性地提供该时钟信号；以及多个第三级时钟脉冲门，每一第三级时钟脉冲门连接在一第二级时钟脉冲门以及功能方块的一电路单元之间，用来选择性地提供时钟信号给功能方块的电路单元；当该时钟脉冲门启动时，该时钟信号由该第一级时钟脉冲门、其中的一第二级时钟脉冲门以及其中的一第三级时钟脉冲门传送到该对应的该功能方块的电路单元。

Description

分级式时钟门控电路
技术领域
本发明提供一种用于集成电路的电源管理电路，特别指一种使用时钟脉冲门的电源管理电路。
背景技术
在集成电路的中常利用时钟门控的方式以降低电源消耗，传统的时钟脉冲门会传输一时钟信号给功能电路，而这些功能电路就会依循时钟信号在时钟脉冲周期时启动工作，而在功能电路停止工作时抑制时钟信号。当一功能电路闲置时，亦即不需要其输出或可忽略其输出，时钟脉冲门可避免该功能电路接收该时钟信号，而闲置的功能电路此时就不需进行不必要的操作以节省功率消耗。
一般来说，忽略短路功率(short-circuit power)以及漏电流(leakagecurrent)，CMOS电路C的功率消耗PC可表示为：
P C = 1 2 · f · vdd 2 Σ g ∈ C ( A g · C L g ) (方程式一)
其中
f为时钟脉冲频率；
Vdd为电路的电源供电电压；
Ag为栅极驱动因子(gate activity factor)；
CL g为栅极负载电容。
时钟脉冲门用来降低电路驱动因子A，因此可降低整体的功率消耗Pc；尤其，若不需要部份电路的话，这些电路的驱动因子应尽可能予以降低或排除。
请参阅图1，图1为公知时钟脉冲门10，用以控制时钟信号(clock)分配给逻辑电路16的方块图。时钟脉冲门10包含一D-锁存器(D-Latch)12以及一与门(AND Gate)14。逻辑电路16输出一启用信号(enable signal)给D-锁存器12的D输入端，通过与门14来决定逻辑电路16是否接收该时钟信号。逻辑电路16在运作(operational)时，启用信号处于逻辑‘0’，此时，时钟脉冲门10会传输该时钟信号给逻辑电路16；相反，当逻辑电路16不在处理数据或是不运作时，则会输出逻辑‘1’的启用信号给时钟脉冲门10，因此会阻挡(withhold)该时钟信号。时钟脉冲门10的使用不但提供该启用信号一个适当的来源，而且通过时钟脉冲门10的控制管理还可节省逻辑电路16可观的功率损耗以应付日趋增加的元件。Long等人于美国专利公告第6,232,820号已公开相关的时钟脉冲门10，请一并给以引证参考。
传统上，时钟门控可用于大多数电路的功能方块之中。请参阅图2，图2为时钟信号(clock)经由时钟脉冲门24传递至各功能方块20的方块图。功能方块20由多个寄存器22实现(为简化图面，图2省略示出数据的输出端与输入端)。时钟脉冲门24会提供一启用信号以启动或退出对应的功能方块20。传统上，缓冲器26也是用来匹配时钟脉冲延迟。在操作时，每一个功能方块20都会输出一启用信号给对应的时钟脉冲门24，因此时钟脉冲门24可依据该启用信号以提供或抑制该时钟信号给功能方块20。这种功能方块分级式的时钟门控方案有一个重要的缺点，就是如果只有一个寄存器需要操作时，该时钟信号就必须提供给整个功能方块，这会导致整个功能方块都处于启动状态而产生不必要的功率浪费。
图3为另一实施例的公知时钟门控的方块图。一时钟信号会选择性通过时钟脉冲门34和缓冲器36提供给功能方块30的各别寄存器32。时钟信号会提供给需要的寄存器32。Minami等人亦在美国专利公告第6,272,667号的图22公开类似的结构，请一并予以参考。如能减少时钟脉冲门34本身的功率需求，整个电源功率即可大大减少，然而对寄存器来说，准确地提供该时钟信号给特定的寄存器是可能的，所以在最低级次的功能方块设计时，时钟门控可以获得极佳的控制，但也会降低其效率。
公知技术并无法达到最佳的功率节省，这是因为时钟信号的分配控制太过粗糙时，例如在每个功能方块设置一时钟脉冲门，这使得功能方块中过多的电路进行不必要的操作；或是，时钟信号的分配控制太过详细时，例如在每个寄存器皆设置一时钟脉冲门，反而使得过多的时钟脉冲门浪费了功率。
发明内容
因此，本发明的目的为提供一分级式(hierarchical)时钟门控电路，以获得最佳化的时钟信号控制，以解决上述的问题。
本发明提供一种分级式时钟门控电路，用来分配一时钟信号给一功能方块的电路单元，分级式时钟门控电路包含一第一级时钟脉冲门，用来选择性地提供该时钟信号，多个第二级时钟脉冲门，连接到该第一级时钟脉冲门，用来选择性地提供该时钟信号；以及多个第三级时钟脉冲门，每一第三级时钟脉冲门连接在一第二级时钟脉冲门以及功能方块的一电路单元之间，用来选择性地提供时钟信号给功能方块的电路单元；当该时钟脉冲门启动时，该时钟信号由该第一级时钟脉冲门、其中的一第二级时钟脉冲门以及其中的一第三级时钟脉冲门传送到该对应的该功能方块的电路单元。
依据本发明的权利要求，一启用信号判断逻辑连接到功能方块的电路单元，以用来接收电路单元的输出并判断电路单元是否需要时钟信号，启用信号判断逻辑会输出对应的启用信号给时钟脉冲门。
本发明的优点在于该第一、第二以及第三级时钟脉冲门会提供一最佳时钟脉冲分配控制给该功能方块，因此可最佳化功能方块以及其相关电路的功率消耗。
本发明的优点在于第二级时钟脉冲门在某些特定应用时，可用来替代一定值电路(hold value circuit)，如多工器(multiplexer)。
附图说明
图1为公知时钟脉冲门用以控制时钟信号分配给逻辑电路的方块图。
图2为公知时钟信号经由时钟脉冲门传递至各功能方块的方块图。
图3为公知时钟门控电路的另一实施例的方块图。
图4为本发明的较佳实施例的分级式时钟门控电路的方块图。
图5为本发明的分级式时钟门控的功能方块群组的方块图。
附图符号说明
10、24：时钟脉冲门      12：D-锁存器
14：与门                16：逻辑电路
20、30、40：功能方块    22、32、42：寄存器
34：时钟脉冲门          26、36：缓冲器
44、54：第一级时钟脉冲门46、56：第二级时钟脉冲门
48、58a-c：第三级时钟脉冲门         52a-c：寄存器
60：启用信号判断逻辑         E1、E2：启用信号
E3a-3c：启用信号
具体实施方式
请参阅图4，图4为本发明的较佳实施例的分级式时钟门控电路的方块图。图4所示的元件皆为以众所皆知的程序完成的集成电路。时钟门控电路包含第一级时钟脉冲门44、一第二级时钟脉冲门46以及一第三级时钟脉冲门48，该三级电路皆用来控制时钟信号对功能方块40的分配。所有时钟脉冲门44、46以及48皆以众所周知的设计组成，如图1的结构。每个功能方块40由多个寄存器42(为简化图面，图4省略示出数据的输出端与输入端)所组成，以作为如共处理器(coprocessor)或计算逻辑单元(arithmeticlogic unit)等一般功能之用。寄存器42可被用做是存储单元(memory cell)、数据寄存器(data register)或其它传统的低级次装置。该时钟信号会通过第三级时钟脉冲门48提供给寄存器42。寄存器42以及对应的第三级时钟脉冲门48(在图4中，有三个寄存器为一组，当然一组之中也可以有更多或更少的寄存器来组成)会经由第二级时钟脉冲门46来提供时钟信号。所有在同一功能方块40的第二级时钟脉冲门46则是由对应的第一级时钟脉冲门44来提供时钟信号。如此一来，时钟信号就可以选择性地经由不同的第一级时钟脉冲门44、不同的第二级时钟脉冲门46以及不同的第三级时钟脉冲门48提供给各个寄存器42。
工作时，当其中一个特定的寄存器42需要启动并接收该时钟信号时，对应的第三级时钟脉冲门48、第二级时钟脉冲门46以及第一级时钟脉冲门44都必须启动。一般来说，若想达到节省功率的话，不需要其输出的寄存器或是不需要改变输出的寄存器就会停止接收该时钟信号。需要输出的功能方块40的判断逻辑就会产生启用信号，以用来控制时钟脉冲门44、46、48提供该时钟信号，举例来说，当有一整个寄存器42的群组不需要该时钟信号时，对应的第二级时钟脉冲门46就会制止该时钟信号传至该寄存器群组，所以就可以避免该寄存器群组以及对应的第三级时钟脉冲门48的功率损耗。
请参阅图5，图5为本发明的分级式时钟门控的功能方块群组的方块图。其中显示判断逻辑以及启用信号路径以控制该分级式时钟门控的电路。一第一级时钟脉冲门54提供一时钟信号给一第二级时钟脉冲门56，而第二级时钟脉冲门56会轮流依序提供该时钟信号给第三级时钟脉冲门58a、58b、58c。第三级时钟脉冲门58a、58b、58c再分别提供该时钟信号给对应的寄存器52a、52b、52c。在图5中，第一、第二和第三级时钟脉冲门以及所有功能方块的结构都与图4所示的结构一样，为便于说明，在图5中仅显示一个功能方块。除此之外，该分级式时钟门控电路另包含一启用信号判断逻辑60，用来输出启用信号。
启用信号判断逻辑60输出一启用信号E1给第一级时钟脉冲门54，启用信号E2则输出给第二级时钟脉冲门56而启用信号E3a、E3b、E3c则分别输出给第三级时钟脉冲门58a、58b、58c。启用信号判断逻辑60的输入会接收寄存器52a、52b、52c的信号。寄存器52a、52b、52c的数据输出端与输入端都会连接到位于功能方块的内部以及外部的其他装置(为使图面清晰，数据输出端与输入端与其他装置的连接并未示于图5)。判断逻辑60最主要的基本结构即为“或(OR)”门，第三级启用信号E3a、E3b、E3c会经过或门进行逻辑“或”运算以产生第二级启用信号E2，同样地，第二级启用信号E2会经过逻辑“或”运算以产生第一级启用信号E1。所以如果有任何寄存器需要时钟信号，判断逻辑60可以有效率地控制这三级的时钟脉冲门以提供时钟信号。不论什么结构之下，判断逻辑60都允许寄存器52a、52b、52c依据各自的启用信号来控制时钟脉冲门以启动或退出，而该各自的启用信号也是来自于寄存器52a、52b、52c的反馈。
本发明还可以应用在另一种情况，当处理器的存取是经由本身的存储器快取，而不需要通过外部存储器时，本发明也可以用来门控一外部存储器参考时钟脉冲(external memory reference clock)，并可在处理器流水线内因系统资源的冲突以及存储器等待请求时，以时钟门控的方式来执行延迟需求。
本发明的功率节省是发生在寄存器抑制时钟信号的传入以及低级次时钟脉冲门不需要时钟信号时。此外，当判断逻辑只操作于第二级或第三级的时钟脉冲门时，判断逻辑的功率亦会降低。而且，在许多数据路径上减少定值电路的使用也可以减少硬件的配置。典型的定值电路为一多工器，其能够在保持状态下，亦即等待(wait)状态或延迟(stall)状态时，重新读取(reload)寄存器的值。在数据路径上减少多工器的使用也可以减少功率损耗。再者，与图4的本发明的分级式时钟门控结构以及图3公知的时钟门控结构相比较，利用一时钟脉冲门来取代缓冲器也可节省其功率消耗。
与公知技术相比较，本发明的分级式的第一、第二以及第三级时钟脉冲门会提供一最佳时钟脉冲分配控制给该功能方块，因此可最佳化功能方块以及其相关电路的功率消耗。故本发明较公知技术更能节省功率消耗。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。

Claims (10)

1.一种分级式时钟门控电路，用来分配一时钟信号给一功能方块的电路单元，该分级式时钟门控电路包含：
一第一级时钟脉冲门，用来选择性地提供该时钟信号；
多个第二级时钟脉冲门，连接到该第一级时钟脉冲门，用来选择性地提供该时钟信号；以及
多个第三级时钟脉冲门，每一第三级时钟脉冲门连接在一第二级时钟脉冲门以及该功能方块的一电路单元之间，用来选择性地提供该时钟信号给该功能方块的电路单元；
其中当该时钟脉冲门启动时，该时钟信号由该第一级时钟脉冲门、其中的一第二级时钟脉冲门以及其中的一第三级时钟脉冲门传送到该对应的该功能方块的电路单元。
2.如权利要求1所述的分级式时钟门控电路，其中该功能方块的电路单元为一寄存器。
3.如权利要求1所述的分级式时钟门控电路，其中每一时钟脉冲门包含一锁存器以及一与门，该与门连接到该锁存器的一输出端，该锁存器用来接收一启用信号以及该时钟信号，并用来输出一锁存的启用信号给该与门，该与门用来对该锁存的启用信号以及该时钟信号进行逻辑“及”运算以输出一门控时钟信号。
4.如权利要求1所述的分级式时钟门控电路，其另包含一启用信号判断逻辑，连接到该时钟脉冲门，用来视该功能方块的电路单元所需提供的时钟信号以输出对应的启用信号给该时钟脉冲门。
5.一种集成电路，其包含多个功能方块以及如权利要求1所述的分级式时钟门控电路，以用来控制时钟脉冲的分配给该功能方块。
6.一种分级式时钟门控电路，用来分配一时钟信号给一功能方块的电路单元，该分级式时钟门控电路包含：
一第一级时钟脉冲门，用来选择性地提供该时钟信号；
多个第二级时钟脉冲门，连接到该第一级时钟脉冲门，用来选择性地提供该时钟信号；以及
多个第三级时钟脉冲门，每一第三级时钟脉冲门连接在一第二级时钟脉冲门以及该功能方块的一电路单元之间，用来选择性地提供该时钟信号给该功能方块的电路单元；以及
一启用信号判断逻辑，连接到该功能方块的电路单元，用来决定该电路单元是否需要该时钟信号，该启用信号判断逻辑用来输出对应的启用信号给该第一级时钟脉冲门、第二级时钟脉冲门以及第三级时钟脉冲门。
7.如权利要求6所述的分级式时钟门控电路，其中该功能方块的电路单元为一寄存器。
8.如权利要求6所述的分级式时钟门控电路，其中每一时钟脉冲门包含一锁存器以及一与门，该与门连接到该锁存器的一输出端，该锁存器用来接收一启用信号以及该时钟信号，并用来输出一锁存的启用信号给该与门，该与门用来对该锁存的启用信号以及该时钟信号进行逻辑“及”运算以输出一门控时钟信号。
9.如权利要求6所述的分级式时钟门控电路，其中该启用信号判断逻辑包含至少一或门，用来对第三级时钟脉冲门的启用信号进行逻辑“或”运算以产生第二级时钟脉冲门的启用信号，并用来对该第二级时钟脉冲门的启用信号进行逻辑“或”运算以产生第一级时钟脉冲门的启用信号。
10.一种集成电路，其包含多个功能方块以及如权利要求6所述的分级式时钟门控电路，以用来控制时钟脉冲的分配给该功能方块。
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