CN1538516A - 防止深渠沟的顶部尺寸扩大的领型介电层制程 - Google Patents

Abstract

一种防止深渠沟的顶部尺寸扩大的领型介电层制程，是于先进行一离子布植制程，于一深渠沟顶部开口周围的半导体硅基底的表面区域形成一离子布植区，再去除深渠沟电容器以外的氮化硅层，而后再于该离子布植区以外的该深渠沟的暴露侧壁上长成一第一氧化层。该离子布植制程是利用N₂作为离子源，用来抑制该第一氧化层的成长，且该离子布植区的深度是相对应于一预定埋入带扩散区域的深度，是至少环绕该深渠沟顶部开口的一部分外围，且邻近于一预定埋入带扩散区域。

Description

防止深渠沟的顶部尺寸扩大的领型介电层制程

技术领域

本发明有关于一种深渠沟电容器制程，特别有关一种深渠沟的领型介电层制程，可以有效防止深渠沟的顶部尺寸扩大。

背景技术

一个动态随机存取内存胞(DRAM cell)是由一个晶体管以及一个电容器所构成，目前的平面晶体管设计是搭配一种深渠沟电容器(deep trenchcapacitor)，将三维的电容器结构制作于半导体硅基底内的深渠沟中，可以缩小存储单元的尺寸与电力消耗，进而加快其操作速度。

如图1A所示，其显示习知DRAM胞的深渠沟排列的平面图。应用于折迭位线(folded bit line)结构中，每一个主动区域中包含有两条字符线WL₁、WL₂以及一条位线BL，其中符号DT代表一深渠沟，符号BC代表一位接触插塞。

如图1B所示，其显示习知DRAM胞的深渠沟电容器的剖面示意图。一半导体硅基底10内制作有一深渠沟DT，而深渠沟DT的下方区域是制作成为一深渠沟电容器12，其乃由一埋入电极板(buried plate)、一节点介电层(node dielectric)以及一储存节点(storage node)所构成。深渠沟电容器12的制作方法如下所述。首先，利用反应性离子蚀刻(RIE)方法，可于p型半导体硅基底10内形成深渠沟DT。而后，借由一重度掺杂氧化物(例如：砷玻璃(ASG))以及高温短时间的退火制程，可使n⁺型离子扩散至深渠沟DT下方区域，而形成一n⁺型扩散区14，用来作为深渠沟电容器12的埋入电极板。然后，于深渠沟DT下方区域的内侧壁与底部形成一氮化硅层16，用来作为深渠沟电容器12的节点介电层。后续，于深渠沟DT内沉积一n⁺型掺杂的第一多晶硅层18，并回蚀(recess)第一多晶硅层18至一预定深度，则可用来作为深渠沟电容器12的储存节点。

完成上述的深渠沟电容器12之后，先于深渠沟DT上方区域的侧壁上制作一领型介电(collar dielectric)层20，再于深渠沟DT上方区域内制作一n⁺型掺杂的第二多晶硅层22，再继续制作一第三多晶硅层24。后续则可进行一浅沟隔离(STI)结构26、字符线WL₁、WL₂、源/汲极扩散区域28、位接触插塞BC以及位线BL等制程。浅沟隔离结构26是用来区分两相邻的DRAM胞。

此外，为了连接深渠沟电容器12以及表面的晶体管，深渠沟DT的顶部开口周围的硅基底10内形成有一埋入带外扩散(buried strapoutdiffusion)区域30，亦称之为一节点接合接口(node junction)，其形成方式是借由第二多晶硅层22内的n⁺型离子经由第三多晶硅层24而向外扩散至邻近的硅基底10中。因此，第三多晶硅层24也称为一埋入带(buriedstrap)24。领型介电层20的目的是使隔绝埋入带外扩散区域30与埋入电极板14之间达到有效的隔绝，以防止此处的漏电流问题危害DRAM胞的保留时间(retention time)。

然而，领型介电层20的传统制作会加大深渠沟DT的顶部开口尺寸，如此会影响字符线WL与深渠沟DT的重迭容忍度以及埋入带外扩散区域30的分布，特别是，会缩短源/汲极扩散区域28与埋入带外扩散区域30之间的重迭边缘区域L，进而导致埋入带外扩散区域30处发生严重的漏电流，并影响次电压(sub-Vt)的表现。

如图2A至2E所示，其显示习知领型介电层制程的剖面示意图。如图2A所示，一p型半导体硅基底10已经完成深渠沟电容器12的制作，包含有：一氮化硅垫层32、一深渠沟DT、一n⁺型扩散区14、一氮化硅层16以及一n⁺型掺杂的第一多晶硅层18。然后，如图2B所示，去除深渠沟DT上方区域的氮化硅层16并进行第一多晶硅层18的回蚀刻步骤之后，利用氧化方法于硅基底10的暴露表面上长成一第一氧化硅层34，用以覆盖深渠沟DT上方区域的侧壁，可确保n⁺型扩散区14与后续制作的埋入带外扩散区域30之间的绝缘效果。接着，如图2C所示，利用CVD方式沉积一第二氧化硅层36，再以非等向性干蚀刻方式去除第一多晶硅层18顶部的第二氧化硅层36。

后续，如图2D所示，于深渠沟DT内沉积一n⁺型掺杂的第二多晶硅层22，并回蚀刻第二多晶硅层22至一预定深度。最后，如图2E所示，利用湿蚀刻方式去除部分的第一氧化硅层34以及第二氧化硅层36，直至凸出第二多晶硅层22的顶部，则残留的第一氧化硅层34以及第二氧化硅层36是用作为一领型介电层20。

不过，由于第一氧化硅层34的氧化成长过程会使一部分的硅基底10转变成为SiO₂，因此后续的湿蚀刻步骤会扩张深渠沟DT顶部开口尺寸，进而缩短源/汲极扩散区域28与埋入带外扩散区域30之间的重迭边缘区域L，则愈加恶化漏电流现象与次电压(sub-Vt)的表现。虽然第一氧化硅层34的制作是造成深渠沟DT顶部开口扩大的最主要因素，但是第一氧化硅层34的氧化成长步骤是相当重要的，若是省略此步骤或是缩小第一氧化硅层34的厚度，则将导致n⁺型扩散区14与埋入带外扩散区域30之间发生更严重的接合面漏电问题。有鉴于此，在必须进行第一氧化硅层34的氧化成长步骤的前提之下，如何改善领型介电层制程以避免扩大深渠沟DT的顶部开口尺寸，是当前亟需探究的重点。

发明内容

本发明的主要目的在于提供一种领型介电层制程，借由一道离子布植制程可以使氧化硅选择性地成长在埋入带外扩散区域以外的深渠沟侧壁上，可以有效防止深渠沟的顶部尺寸在后续蚀刻制程中快速扩大。

为达成上述目的，本发明提供一种防止深渠沟的顶部尺寸扩大的领型介电层制程，包括下列步骤：提供一半导体硅基底，其包含有一深渠沟以及一深渠沟电容器。该深渠沟电容器包含有一节点介电层以及一储存节点，该节点介电层是形成于该深渠沟的侧壁与底部，该储存节点是填入该深渠沟至一预定深度。进行一离子布植制程，于该深渠沟顶部开口周围的该半导体硅基底的表面区域形成一离子布植区。去除部分的该节点介电层，以使该节点介电层与该储存节点的顶部切齐，并暴露该深渠沟电容器以外的该深渠沟侧壁。进行一氧化制程，于该离子布植区以外的该深渠沟的暴露侧壁上长成一第一氧化层。

该离子布植制程是利用N₂作为离子源，用来抑制该第一氧化层的成长。该离子布植区的深度是相对应于一预定埋入带扩散区域的深度，是至少环绕该深渠沟顶部开口的一部分外围，且邻近于一预定埋入带扩散区域。

附图说明

图1A显示习知DRAM胞的深渠沟排列的平面图。

图1B显示习知DRAM胞的深渠沟电容器的剖面示意图。

图2A至2E显示习知领型介电层制程的剖面示意图。

图3A至3F显示本发明领型介电层制程的剖面示意图。

图4A显示本发明领型介电层制程所应用的DRAM胞的剖面示意图。

图4B与4C显示第4A图的离子布植区与深渠沟的平面图。

符号说明：

WL₁、WL₂-字符线；

BL-位线；

DT-深渠沟；

BC-位接触插塞；

10-半导体硅基底；

12-深渠沟电容器；

14-n⁺型扩散区；

16-氮化硅；

18-第一多晶硅层；

20-领型介电层；

22-第二多晶硅层；

24-第三多晶硅层；

26-浅沟隔离结构；

28-源/汲极扩散区域；

30-埋入带外扩散区域；

L-重迭边缘区域；

32-氮化硅垫层；

34-第一氧化硅层；

36-第二氧化硅层；

40-半导体硅基底；

42-深渠沟电容器；

44-n⁺型扩散区；

46-氮化硅层；

48-第一多晶硅层；

50-领型介电层；

51-第一氧化硅层；

52-垫层；

53-第二氧化硅层；

54-离子布植制程；

56-离子布植区；

I-深度；

58-第二多晶硅层；

60-第三多晶硅层；

62-埋入带外扩散区域；

64-浅沟隔离结构；

66-源/汲极扩散区域，

WL₁、WL₂-字符线；

BL-位线；

DT-深渠沟；

BC-位接触插塞。

具体实施方式

为了让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下：

本发明提供一种领型介电层制程，其主要应用于深渠沟电容器上方区域，可使深渠沟顶部开口的埋入带外扩散区域以及深渠沟下方区域的埋入电极板之间达到有效的隔绝效果，以防止此处的漏电流问题危害次电压(sub-Vt)的表现。本发明的领型介电层制程可应用于一态随机存取内存胞(DRAM cell)的制作，其结构可为一平面晶体管或一垂直晶体管的设计是搭配一深渠沟电容器。

如图3A至3F所示，其显示本发明领型介电层制程的剖面示意图。

首先，如图3A所示，提供一半导体硅基底40，其内部已经完成一深渠沟电容器42的制作，包含有一埋入电极板、一节点介电层以及一储存节点。深渠沟电容器42的制作方法如下所述。以一p型半导体硅基底40为例，借由一垫层52的图案以及反应性离子蚀刻(RIE)方法，可于硅基底40内形成一深渠沟DT。垫层52的材质可为氮化硅。而后，借由一重度掺杂氧化物(例如：砷玻璃(ASG))以及高温短时间的退火制程，可使n⁺型离子扩散至深渠沟DT下方区域，而形成一n⁺型扩散区44，用来作为电容器的埋入电极板。然后，于深渠沟DT的内侧壁与底部形成一氮化硅层46，再于深渠沟DT内沉积一n⁺型掺杂的第一多晶硅层48，并将第一多晶硅层48回蚀刻至一预定深度。如此一来，残留的第一多晶硅层48是用来为电容器的储存节点，而夹设于n⁺型扩散区44以及第一多晶硅层48之间的氮化硅层46a则是用作为电容器的节点介电层。

然后，如图3B所示，在尚未去除深渠沟DT上方区域的氮化硅层46b之前，利用氮化硅层46b作为一遮蔽层(screen layer)并进行一离子布植制程54，以于深渠沟DT顶部开口周围的硅基底40表面区域形成一离子布植区56，且此离子布植区56的深度I是相对应于后续制作的埋入带所形成的埋入带外扩散区域的深度。离子布植制程54的较佳者为，利用N₂作为离子源并进行倾角角度(tilt angle)植入的方式，而离子布植区56的深度I约为800-1500。

如图3C所示，去除深渠沟DT上方区域的氮化硅层46b之后，利用氧化方法于硅基底40的暴露表面上长成一第一氧化硅层51，用以覆盖深渠沟DT上方区域的侧壁，可确保n⁺型扩散区44与后续制作的埋入带外扩散区域之间的绝缘效果。特别是，由于前述步骤完成的离子布植区56可以抑制深渠沟DT顶部开口周围的硅基底40转变成为SiO₂，因此第一氧化硅层51仅会成长在离子布植区56以外的硅基底40暴露表面上。

接着，如图3D所示，利用CVD或其它沉积方式，于深渠沟DT内沉积一第二氧化硅层53，再以非等向性干蚀刻方式去除第一多晶硅层48顶部的第二氧化硅层53。

后续，如图3E所示，于深渠沟DT内沉积一n⁺型掺杂的第二多晶硅层58，并回蚀刻第二多晶硅层58至一预定深度。

最后，如图3F所示，利用湿蚀刻方式去除部分的第一氧化硅层51以及第二氧化硅层53，直至凸出第二多晶硅层58的顶部，并使第一氧化硅层51以及第二氧化硅层53的顶部切齐，则残留在深渠沟DT上方区域侧壁的第一氧化硅层51以及第二氧化硅层53是用作为一领型介电层50。

如图4A所示，其显示本发明领型介电层制程所应用的DRAM胞的剖面示意图。完成上述领型介电层50制程之后，后续则可进行一第三多晶硅层60(亦称为一埋入带60)、一埋入带外扩散区域62、一浅沟隔离(STI)结构64、一字符线WL₁、WL₂、一源/汲极扩散区域66、一位接触插塞BC以及一位线BL等制程。这些制程不属于本发明技术特征，故于此省略说明。

由上述可知，本发明于去除氮化硅层62b之前在埋入带外扩散区域62形成离子布植区56，故可使第一氧化硅层51选择性地成长于埋入带外扩散区域62以外的硅基底40表面上，则后续的湿蚀刻步骤不会扩张深渠沟DT顶部开口尺寸。由实验验证的结果可知，相较于习知技术所造成的深渠沟DT顶部开口尺寸扩大，本发明方法可以使习知深渠沟DT顶部开口半径缩小约40-60，故能防止源/汲极扩散区域66与埋入带外扩散区域62之间的重迭边缘区域缩短，进而有效防止漏电流现象并改善次电压(sub-Vt)的表现。此外，本发明仅需额外增加一道离子布植制程以完成离子布植区56，不需耗费额外的光阻定义制程，且其它制程步骤可照常实施，故具有简单、不耗费成本的优点，可符合于大量生产的需求。

如图4B与4C所示，其显示图4A的DRAM胞的字符线WL1、WL2、深渠沟DT与位线BL的排列平面图。如图4B所示，本发明的一较佳实施例中，利用N2作为离子源并进行倾角角度植入的离子布植区56，是位于深渠沟DT顶部开口的一部分外围，且邻近于第二字符线WL1。如图4C所示，本发明的另一较佳实施例中，利用N2作为离子源并进行倾角角度植入的离子布植区56，是环绕于深渠沟DT顶部开口的整个外围。

Claims (3)

1.一种防止深渠沟的顶部尺寸扩大的领型介电层制程，其特征在于包括下列步骤：

提供一半导体硅基底，其包含有一深渠沟以及一深渠沟电容器，其中该深渠沟电容器包含有一节点介电层以及一储存节点，该节点介电层是形成于该深渠沟的侧壁与底部，该储存节点是填入该深渠沟至一预定深度；

进行一离子布植制程，于该深渠沟顶部开口周围的该半导体硅基底的表面区域形成一离子布植区；

去除部分的该节点介电层，以使该节点介电层与该储存节点的顶部切齐，并暴露该深渠沟电容器以外的该深渠沟侧壁；

进行一氧化制程，于该离子布植区以外的该深渠沟的暴露侧壁上长成一第一氧化层。

2.根据权利要求1所述的防止深渠沟的顶部尺寸扩大的领型介电层制程，其中该离子布植制程是利用N₂作为离子源，用来抑制该第一氧化层的成长。

3.根据权利要求1所述的防止深渠沟的顶部尺寸扩大的领型介电层制程，其中该离子布植区的深度是相对应于一预定埋入带扩散区域的深度。

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