CN1525537A - 模拟装置 - Google Patents

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Abstract

本发明的课题是提供能进行在CMP工艺中考虑了各种参数的模拟的模拟装置。在占有率二维分布计算部111中取得占有率的二维分布像DP，在网格调整部112中进行实测数据D2的网格的调整。在高度分布计算部113中根据占有率的二维分布像DP进行高度分布的计算，在相关系数计算部118中对实测数据D21与高度分布数据DP1进行最小二乘方分析以计算相关系数。占有率的二维分布像DP经过傅里叶计算部114、空间滤波部115、反傅里叶计算部116而成为占有率的二维分布像DPX，进而经过高度分布计算部113得到高度分布数据DP2。然后，在相关系数计算部118中对高度分布数据DP2与CMP工艺后的实测数据D22进行最小二乘方分析以计算相关系数。

Description

模拟装置
技术领域
本发明涉及模拟装置，特别是涉及在半导体器件的制造中使用的化学机械研磨(CMP)工艺的模拟装置。
背景技术
伴随大规模集成电路(LSI)的微细化和高集成化，在LSI上形成的电路图案的最小图案尺寸正在趋向成为0.1μm。在利用激光或电子束将所设计的电路描绘在用于在半导体衬底上实现的复制用掩模上以后，通过利用投影复制用装置将复制用掩模的图案一并地以光的方式复制到半导体衬底上来形成LSI的电路图案。
复制用装置的分辨率由R＝k1λ/NA给出。
在此，k1是工艺常数，λ是波长，NA是数值孔径。
如上所述，由于电路图案由光复制法来形成，故如果在散焦的状态下复制，则像变得模糊，成像性能恶化。将能维持一定的成像性能的焦点范围称为焦点深度(DOF)，DOF由DOF＝k2λ/NA2给出。
在此，k2是工艺系数。
目前加工尺寸正在趋向成为0.1μm，而现在焦点深度在光学理论上只能确保约0.3μm。
另一方面，由于在半导体衬底上重复地进行选择刻蚀或成膜等的处理，故在半导体衬底的表面上发生了台阶差(衬底台阶差)。
在集成度低且衬底台阶差比焦点深度小的现有的半导体器件中，尚不成为大的问题，但伴随加工尺寸的微细化，最近衬底台阶差比焦点深度大，难以得到规定的成像性能。
为了消除衬底台阶差，例如有适当地配置与原来的电路图案无关的虚设图案以抬高低的部分的虚设图案法或利用化学机械研磨(CMP)法研磨半导体衬底以便削去所发生的台阶差以实现平坦化的方法。
在非专利文献1中对于用CMP法进行的平坦化技术进行了一般的说明。
【非专利文献1】“ULSI光刻技术的革新”，第71页～第86页，科学论坛社刊，1994年11月10日发行。
如上所述，伴随LSI的微细化和高集成化，CMP工艺的重要性增加了，为了有效地进行CMP工艺，必须有考虑了各种参数的模拟，而以往没有有效的模拟装置。
发明内容
本发明是为了消除上述的问题而进行的，其目的在于提供在CMP工艺中考虑了各种参数的能进行模拟的模拟装置。
本发明的第1方面所述的模拟装置是半导体衬底的平坦化用的化学机械研磨工艺的模拟装置，该装置接受包含关于半导体器件的图案形成工序中的加工图案的每单位区域的面积占有率的信息的占有率数据和在与上述图案形成工序对应地进行的化学机械研磨工艺的前后分别测定的关于上述半导体衬底上的凹凸的高度分布的第1和第2实测数据，比较根据上述占有率数据计算的关于上述化学机械研磨工艺前的上述半导体衬底上的凹凸的二维分布的第1计算数据与上述第1实测数据，利用最小二乘方分析求出第1相关系数，进行参数拟合，使得上述第1相关系数的二乘方为最大，比较根据上述占有率数据计算的关于上述化学机械研磨工艺后的上述半导体衬底上的凹凸的二维分布的第2计算数据与上述第2实测数据，利用最小二乘方分析求出第2相关系数，进行参数拟合，使得上述第2相关系数的二乘方为最大。
附图说明
图1是说明本发明的实施例1中的CMP工艺的模拟方法的流程图。
图2是说明本发明的实施例1中的CMP工艺的模拟装置的结构的框图。
图3是说明网格调整工作的概念图。
图4是说明网格调整工作的流程图。
图5是示意性地说明占有率与加工面的凹凸的高度的关系的图。
图6是示意性地说明占有率与加工面的凹凸的高度的关系的图。
图7是说明本发明的实施例2中的CMP工艺的模拟方法的流程图。
图8是说明本发明的实施例2中的CMP工艺的模拟装置的结构的框图。
图9是说明本发明的实施例3中的CMP工艺的模拟方法的流程图。
图10是说明本发明的实施例3中的CMP工艺的模拟装置的结构的框图。
图11是说明取得CMP像的工作的流程图。
图12是示意性地示出将研磨基座按压到CMP工艺前的被加工面上的状态的图。
图13是说明本发明的实施例4中的CMP工艺的模拟方法的流程图。
图14是说明本发明的实施例4中的CMP工艺的模拟装置的结构的框图。
具体实施方式
<本发明的技术思想>
在制造大规模集成电路(LSI)时，在半导体衬底上除了被称为主芯片的作为目标的LSI外，还同时形成包含TEG(测试元件组)或工艺监视器的被称为子芯片的多个LSI。再有，在主芯片的形成区域以外的多余区域中形成多个子芯片。
这样，在半导体衬底上形成主芯片和子芯片的情况的各工序中使用的复制用掩模上不仅作成了主芯片的电路图案，而且作成了多个子芯片的电路图案。
而且，为了形成该复制用掩模，也可在从最初起合成了主芯片和多个子芯片的设计数据的状态下来使用，但由于实际的LSI的设计数据量非常庞大，故希望尽可能进行分割处理。因而，大多在分割为各个子芯片的状态下依次使用设计数据。
这样，通过在各个子芯片中分割设计数据，可容易地处理庞大的设计数据，但发明人通过将各个子芯片的设计数据变换为规模更小的占有率数据，达到了使设计数据的处理更加容易的技术思想。
以下，说明基于上述技术思想的CMP工艺的模拟方法和模拟装置的实施例。
再有，在以下的说明中，占有率数据如下述那样来定义。
即，根据半导体器件的设计数据来决定图案图形，而在该图案图形的单位区域中包含的图形要素即图案要素的面积比率是占有率。例如，如果在单位区域为100μm的四方的矩形区域中图案要素占据一半，则占有率为50％。
在此，单位区域是与得到占有率的二维分布数据用的1个网格区域相当的矩形区域，通过用与1个网格区域的AND逻辑进行与网格区域的AND运算来计算图案要素的面积以计算占有率。在该每一个网格区域中得到的占有率是占有率数据。
通过对1个子芯片的全部区域在各个工序中进行该计算，可得到对于1个子芯片的各个工序的占有率数据。
在以下说明的实施例1～4中，以使用上述的各个工序的占有率数据进行CMP工艺的模拟为前提。
再有，使用计算机系统来实现本发明的模拟装置，使用本发明的模拟方法的算法来作成其软件。
<A.实施例1>
以下说明本发明的实施例1的CMP工艺的模拟方法和模拟装置。
<A-1.CMP工艺的模拟方法和装置>
一边参照图2中示出的CMP工艺的模拟装置1的结构，一边使用图1中示出的流程图说明CMP工艺的模拟方法。
如图2中所示，CMP工艺的模拟装置1从占有率数据存储装置10和高度分布测定装置20分别接受各个工序的占有率数据D1和各自的工序的CMP前后的高度分布的实测数据D2。
在此，作为高度分布测定装置20，例如可使用在半导体器件的制造中使用的曝光装置的自动聚焦功能来实现。
即，在曝光装置中，具有倾斜地对半导体衬底照射激光、观察其反射光来测定衬底的高度的功能，如果利用该功能，则可取得在半导体衬底上形成的加工图案的高度的二维分布。
再有，作为高度分布测定装置20，不限定于上述的结构，例如也可使用原子间力显微镜(AFM)。
此外，如前面已说明的那样，在半导体器件的制造过程中，在半导体衬底上重复地进行选择刻蚀或成膜等的处理，在各个工序中在半导体衬底的表面上发生衬底台阶差。由于消除该衬底台阶差的方法是CMP工艺，故在每进行1道制造工序中就进行CMP工艺。
而且，在进行CMP工艺前和进行了CMP工艺后半导体衬底上的凹凸的高度分布不同，使用高度分布测定装置20在各制造工序中测定进行CMP工艺前的半导体衬底上的凹凸的高度分布和进行了CMP工艺后的半导体衬底上的凹凸的高度分布，将分别得到的实测数据供给模拟装置1。
在模拟装置1中，在占有率二维分布计算部111中根据占有率数据D1中包含的坐标数据以二维方式展开占有率数据，取得各个工序的占有率的二维分布像DP(步骤S1)。
关于从高度分布测定装置20供给的进行CMP工艺前后的半导体衬底上的凹凸的高度分布的实测数据D2，将半导体衬底上的凹凸的状态作为二维分布像来供给，但在占有率的二维分布像DP和高度分布的实测数据D2中，网格并不一定是一致的。因此，为了将两者调整为相同的网格，在网格调整部112中进行网格的调整(步骤S2)。
在此，使用图3(a)、(b)、(c)和图4说明在网格调整部112中进行的网格调整工作。
图3(a)、(b)、(c)是示意性地说明网格调整部112中的处理的图。
利用反傅里叶变换将在图3(a)中示出的傅里叶空间中的傅里叶像F变换为图3(b)中示出的实空间上的反傅里叶像R。与此相对照，如图3(a)中用虚线所示那样，如果在傅里叶空间中附加网格，再在已附加的网格上的图像数据上附加零的值，则如图3(c)中所示，该反傅里叶像R成为比图3(b)的图像致密的图像。
例如，在傅里叶空间上附加新的网格、在以二维方式使网格数增加到2m×2n倍的网格的情况下，在朝向实空间进行了反傅里叶变换时，以二维方式进行了上取样而成为2m×2n倍的网格。使网格数增加的比率一般来说是任意的，但希望例如像2m×2n倍那样设定为能利用FFT的比率。
在网格调整部112中通过使用这样的网格的内插处理来进行网格的调整工作。
更具体地说，如图4中所示，对从占有率二维分布计算部111供给的占有率的二维分布像DP和从高度分布测定装置20供给的高度分布的实测数据D2进行傅里叶变换(步骤S211)。
由此，如使用图3(a)已说明的那样，分别取得傅里叶空间中的傅里叶像。而且，此时各自的网格数或网格的大小也变得明确，使网格数少的一方与网格数多的一方相一致。
一般来说，由于实测数据D2一方的网格数少，故以使实测数据D2的网格数与占有率的二维分布像DP的网格数一致的方式进行网格的内插处理。
即，在实测数据D2的傅里叶像的周围附加新的网格(步骤S212)。
此时，在步骤S213中将新的网格上的值设定为0。
其后，对傅里叶像进行反傅里叶变换(步骤S214)，变换为反傅里叶像，再次合成网格调整后的实测数据D2和占有率的二维分布像DP(步骤S215)。
利用以上的网格调整工作，占有率的二维分布像DP与高度分布的实测数据D2的网格一致，可进行彼此的数据的比较。
在此，再次返回到图1和图2的说明。在步骤S2中结束了网格的调整后，如果网格调整后的实测数据是CMP工艺前(研磨前)的实测数据，则将其作为实测数据D21与占有率的二维分布像DP一起供给高度分布计算部113。此外，如果是CMP工艺后(研磨后)的实测数据，则将其作为实测数据D22与占有率的二维分布像DP一起供给傅里叶计算部114。
在高度分布计算部113中，根据占有率的二维分布像DP进行高度分布的计算，得到CMP工艺前的被加工面的高度分布数据DP1(步骤S3)。
在此，使用图5和图6，示意性地说明根据占有率的二维分布像DP计算高度分布的方法。
在图5中示出了在半导体衬底SB上配置了已被加工的1个电路图案PT1和多个电路图案PT2的状态。在此，将配置了电路图案PT1的区域作为区域R1示出，将配置了多个电路图案PT3的区域作为区域R2示出，将没有配置电路图案的区域作为区域R3示出。
由于以覆盖区域R1的整个区域的方式形成了电路图案PT1，故图案密度，即占有率为100％，由于只用电路图案PT2覆盖了区域R2的整个区域中的50％，故占有率为50％，而区域R3的占有率为0％。
在LSI的制造工序中重复地包含对绝缘膜及金属膜进行成膜的工序和对这些膜进行构图的工序。因而，就在已形成的电路图案上形成绝缘膜及金属膜(称为层叠膜)，但在层叠膜的形成时，对每单位面积供给的层叠膜的材料的量在半导体衬底的整个面上是大致均匀地供给的。
在图6中示出了在半导体衬底SB上形成了层叠膜SFM的状态，示出了由于电路图案的占有率之差的缘故在层叠膜SFM中产生了高度分布的状态。
即，如果将层叠膜SFM的形成厚度定为d1，将电路图案PT1和PT2的厚度定为d2，则在占有率100％的区域R1中，层叠膜SFM与电路图案PT1的合计高度H1用H1＝d1+d2×1.0来表示。此外，在占有率50％的区域R2中，由于因回流或退火处理的缘故槽被填埋而促进了平坦化(成膜时的平坦化效应)，故层叠膜SFM与电路图案PT2的合计高度H2用H2＝d1+d2×0.5来表示。此外，在占有率0％的区域R3中，层叠膜SFM与电路图案PT2的合计高度H3用H3＝d1+d2×0来表示。再有，上述3个式中的系数1.0、0.5和0是占有率。
在此，由于层叠膜SFM的形成厚度d1在哪个区域中都是共同的，故相对地不具有意义，可将其删除，各区域的高度用d2×占有率来表示。
再有，电路图案PT1和PT2的厚度d2是根据是何种图案而各不相同的工艺参数。
因而，在高度分布计算部113中，利用将在下一道工序中形成的层叠膜的厚度与占有率的二维分布像DP相乘的简单的运算可得到CMP工艺前的被加工面的高度分布。
以下，返回到图1和图2的说明，而首先说明CMP工艺前的参数拟合的工作。
在步骤S3中取得了CMP工艺前的被加工面的高度分布数据DP1后，将CMP工艺前的实测数据D21和高度分布数据DP1供给相关系数计算部118。
在相关系数计算部118中对实测数据D21和高度分布数据DP1进行最小二乘方分析以计算相关系数(步骤S4)。
在此使用的所谓最小二乘方分析，是比较高度分布的数据相互间并使用最小二乘方法分析2个数据的类似性的方法。
以下简单地说明最小二乘方法。在数据x和数据y中，各自的样本方差用以下的数学式(1)和(2)来表示。
【数学式1】
S x 2 = &Sigma; ( x - x &OverBar; ) 2 n . . . ( 1 )
【数学式2】
S y 2 = &Sigma; ( y - y &OverBar; ) 2 n . . . ( 2 )
此外，样本协方差用以下的数学式(3)来表示。
【数学式3】
S xy = &Sigma; ( x - x &OverBar; ) ( y - y &OverBar; ) n . . . ( 3 )
在上述数学式(1)～(3)中， x、 y分别表示数据x和数据y的平均值，n表示数据的个数。
而且，从上述的样本方差和样本协方差可定义用下述的数学式(4)表示的相关系数r。
【数学式4】
r = S xy S x S y . . . ( 4 )
在步骤S4中算出的相关系数取-1至1的值，在正相关的情况下，1表示完全一致，在负相关的情况下，-1表示完全一致。因而，正相关也好，负相关也好，可以说其二乘方值越大，数据x与数据y，即实测数据D21中的高度分布与高度分布数据DP1的高度分布就越一致，在相关系数的二乘方为最大时，表示2个数据的高度分布达到了一致。
而且，以该值为指标，在参数拟合部119中进行参数拟合，使相关系数的二乘方接近于最大(步骤S10)。
即，如果假定在具有某种图案的半导体衬底(被加工面)上形成膜的情况，则所形成的膜的厚度成为拟合参数。再有，拟合参数不只限定于层叠膜的厚度。
在此，使用高度分布测定装置20测定了在半导体衬底上形成了上述膜的阶段中的高度分布的结果是实测数据D21，另一方面，基于形成了上述膜的情况的占有率数据的计算值是CMP工艺前的被加工面的高度分布数据DP1。
因而，以接近于实测数据D21的方式，即相关系数变大的方式来改变在步骤S3中已设定的层叠膜SFM的形成厚度d2。这是CMP工艺前的参数拟合的一种。
其次，说明CMP工艺后的参数拟合的工作。
进行傅里叶变换，将供给傅里叶计算部114的占有率的二维分布像DP变换为二维的傅里叶像。如果对占有率的二维分布进行傅里叶变换，则进行从实空间至频率空间的投影，将实空间中的二维像变换为用空间频率的大小表示的二维的傅里叶像(步骤S5)。
在此，所谓空间频率小的分量，与在实空间中孤立图案多的部分相对应，所谓空间频率大的分量，与在实空间中密集图案多的部分相对应。
其次，在空间滤波部115中，通过对于二维的傅里叶像加上只使空间频率小的分量通过的空间滤波器，选择空间频率小的分量，除去空间频率大的分量(步骤S6)。再有，关于空间滤波处理的技术是众所周知的。
在此，空间频率小的分量与成为引起相关距离的长的现象的主要原因的分量相对应，空间频率大的分量与成为引起相关距离的短的现象的主要原因的分量相对应。
因而，通过利用空间滤波器除去空间频率大的分量，只留下空间频率小的分量，即引起相关距离的长的现象的主要原因的分量。
在CMP工序中，在同一尺寸的图案以不同的密度存在的情况下，可看到研磨速度随场所的不同而不同的现象。而且，该现象的相关距离非常长，有时达到10μm～100μm。
而且，在反傅里叶计算部116中，对只留下空间频率小的分量的二维傅里叶像进行反傅里叶变换，得到反傅里叶像，即在实空间中的占有率的二维分布像DPX(步骤S7)。
在这里得到的占有率的二维分布像DPX中只显示了引起相关距离的长的现象的主要原因的分量，是适合于相关距离的长的现象的分析的二维分布像。
然后，将上述二维分布像DPX和CMP工艺后的实测数据D22供给高度分布计算部117，在高度分布计算部117中根据占有率的二维分布像DPX进行高度分布的计算，得到只包含引起相关距离的长的现象的主要原因的高度分布数据DP2(步骤S8)。
在此，由于关于根据占有率的二维分布像DPX计算高度分布的方法与使用图5和图6已说明的根据占有率的二维分布像DP计算高度分布的方法相同，故省略其说明。
在步骤S8中取得了高度分布数据DP2后，将CMP工艺后的实测数据D22和高度分布数据DP2供给相关系数计算部118。
在相关系数计算部118中，对实测数据D22和高度分布数据DP2进行最小二乘方分析以计算相关系数(步骤S9)。再有，由于步骤S9的分析工作与步骤S4的分析工作相同，故省略其说明。
然后，以在步骤S9中算出的相关系数为指标，在参数拟合部119中进行参数拟合，使相关系数的二乘方接近于最大(步骤S10)。
在此，如果假定在具有某种图案的半导体衬底(被加工面)上形成膜的情况，则在半导体衬底上形成了膜后，使用高度分布测定装置20测定了利用CMP研磨了该膜的阶段中的高度分布的结果是实测数据D22，另一方面，根据只显示了引起相关距离的长的现象的主要原因的二维分布像得到的高度分布是高度分布数据DP2。
因而，以接近于实测数据D22的方式，即相关系数变大的方式来改变在步骤S8中已设定的层叠膜SFM的形成厚度d2。这是CMP工艺后的参数拟合的一种。
例如，对于进行了傅里叶分析的二维分布数据来说，可进行对于CMP的研磨基座按压到半导体衬底的凹凸上而开始研磨前的弹性形变的考虑，可进行除去了关于研磨时间及研磨基座的转数等的参数的影响的分析。
对于所输入的全部的制造工序的CMP工艺前后的实测数据，重复地进行以上已说明的步骤S1～S10的工作。
<A-2.效果>
按照以上已说明的实施例1的CMP工艺的模拟方法和模拟装置，由于构成为在CMP工艺的前和后比较实测数据与模拟数据以取得相关关系，故可明确地分离CMP工艺前的参数的调整和CMP工艺后的参数的调整，可得到能考虑各种参数的模拟装置。
因此，具有下述特征：即使在变更了工艺条件的情况或采用了新的装置的情况下，也能通过对参数进行微调整来与之对应。
此外，由于监视CMP工艺后的实测数据D22与根据只显示了引起相关距离的长的现象的主要原因的二维分布像得到的高度分布数据DP2的相关关系，故可得到关于研磨基座的弹性形变在实测数据D22上产生了何种程度的影响的了解。
<B.实施例2>
以下说明本发明的实施例2的CMP工艺的模拟方法和模拟装置。再有，对于与图1、图2中示出的结构为同一的结构标以同一符号，而省略其重复的说明。
<B-1.CMP工艺的模拟方法和装置>
一边参照图8中示出的CMP工艺的模拟装置2的结构，一边使用图7中示出的流程图说明CMP工艺的模拟方法。
如图8中所示，CMP工艺的模拟装置2从占有率数据存储装置10和高度分布测定装置20接受各自的各道工序的占有率数据D1、基底层的高度分布和各自的各道工序的CMP前后的高度分布的实测数据D3。
在此，所谓基底层的高度分布，是成为打算形成的加工图案的基底的层的高度分布。即，在半导体器件的制造过程中，由于在半导体衬底上使用约30种掩模重复地进行选择刻蚀及成膜等的处理，故只是在最初的工序中可假定构图前半导体衬底的表面是平坦的，在以后的工序中，从构图前起在半导体衬底上就存在凹凸。将该半导体衬底上的凹凸定义为基底层的高度分布。
在CMP工艺的模拟装置2中，在占有率二维分布计算部211中根据占有率数据D1中包含的坐标数据以二维方式展开占有率数据，取得各个工序的占有率的二维分布像DP(步骤S21)。
关于从高度分布测定装置20供给的基底层的凹凸的高度分布和进行CMP工艺前后的半导体衬底上的凹凸的高度分布实测数据D3，将半导体衬底上的凹凸的状态作为二维分布像来供给，但在占有率的二维分布像DP和高度分布的实测数据D3中，网格并不一定是一致的。因此，为了将两者调整为相同的网格，在网格调整部212中进行网格的调整(步骤S22)。
利用以上的网格调整工作，占有率的二维分布像DP与高度分布的实测数据D3的网格一致，可进行彼此的数据的比较。
再有，网格调整部212中的网格的调整工作与图2中示出的网格调整部112中的网格的调整工作相同，故省略其说明。
在步骤S22中结束了网格的调整后，将网格调整后的CMP工艺前(研磨前)的实测数据作为实测数据D31与占有率的二维分布像DP一起供给高度分布计算部213。
此外，将CMP工艺后(研磨后)的实测数据作为实测数据D32与占有率的二维分布像DP一起供给傅里叶计算部215。
在高度分布计算部213中，根据占有率的二维分布像DP进行高度分布的计算，得到CMP工艺前的被加工面的高度分布数据DP1(步骤S23)。再有，关于根据占有率的二维分布像DP计算高度分布的方法，由于已用图5和图6进行了说明，故此处省略其说明。
然后，在实测数据加法运算部214中将基底层的高度分布的数据与CMP工艺前的被加工面的高度分布数据DP1相加，得到高度分布数据DP11(步骤S24)。
以下，说明CMP工艺前的参数拟合的工作。
在步骤S24中取得了包含基底层的高度分布的数据的CMP工艺前的被加工面的高度分布数据DP11后，将CMP工艺前的实测数据D31和高度分布数据DP11供给相关系数计算部220。
在相关系数计算部220中对实测数据D31和高度分布数据DP11进行最小二乘方分析以计算相关系数(步骤S25)。再有，由于步骤S25的分析工作与图1中示出的步骤S4的分析工作相同，故省略其说明。
在此，如果假定在具有某种图案的半导体衬底(被加工面)上形成膜的情况，则所形成的膜的厚度成为拟合参数，使用高度分布测定装置20测定了在半导体衬底上形成了上述膜的阶段中的高度分布的结果是实测数据D31，另一方面，基于形成了上述膜的情况的占有率数据的计算值是高度分布数据DP11。
因而，以接近于实测数据D31的方式，即相关系数变大的方式来改变在步骤S23中已设定的层叠膜SFM的形成厚度d2。这是CMP工艺前的参数拟合的一种。
其次，说明CMP工艺后的参数拟合的工作。
对供给傅里叶计算部215的占有率的二维分布像DP进行傅里叶变换(步骤S26)，其次，在空间滤波部216中进行空间滤波处理(步骤S27)。然后，在反傅里叶计算部217中，进行反傅里叶变换，得到反傅里叶像，即在实空间中的占有率的二维分布像DPX(步骤S28)。
然后，将上述二维分布像DPX和CMP工艺后的实测数据D32供给高度分布计算部218，在高度分布计算部218中根据占有率的二维分布像DPX进行高度分布的计算，得到只包含引起相关距离的长的现象的主要原因的高度分布数据DP2(步骤S29)。
在此，关于根据占有率的二维分布像DPX计算高度分布的方法，由于与使用图5和图6已说明的根据占有率的二维分布像DP计算高度分布的方法相同，故省略其说明。
然后，在实测数据加法运算部219中将基底层的高度分布的实测数据与占有率的二维分布像DPX相加，得到包含基底层的高度分布的数据的高度分布数据DP21(步骤S30)。
在步骤S30中取得了高度分布数据DP21后，将CMP工艺后的实测数据D32和高度分布数据DP21供给相关系数计算部220。
在相关系数计算部220中，对实测数据D32和高度分布数据DP21进行最小二乘方分析以计算相关系数(步骤S31)。再有，步骤S31的分析工作与步骤S25的分析工作是相同的。
然后，以在步骤S31中计算的相关系数为指标，在参数拟合部221中进行参数拟合，使相关系数的二乘方接近于最大(步骤S32)。
在此，如果假定在具有某种图案的半导体衬底(被加工面)上形成膜的情况，则使用高度分布测定装置20测定了利用CMP研磨了在半导体衬底上形成的膜的阶段中的高度分布的结果是实测数据D32，另一方面，根据只显示了引起相关距离的长的现象的主要原因的二维分布像得到的高度分布是高度分布数据DP21。
因而，以接近于实测数据D32的方式，即相关系数变大的方式来改变在步骤S29中已设定的层叠膜SFM的形成厚度d2。这是CMP工艺后的参数拟合的一种。
对于所输入的全部的制造工序的CMP工艺前后的实测数据，重复地进行以上已说明的步骤S21～S32的工作。
<B-2.效果>
按照以上已说明的实施例2的CMP工艺的模拟方法和模拟装置，由于构成为在CMP工艺的前和后比较实测数据与模拟数据以取得相关关系，故可明确地分离CMP工艺前的参数的调整和CMP工艺后的参数的调整，可得到能考虑各种参数的模拟装置。
因此，具有下述特征：即使在变更了工艺条件的情况或采用了新的装置的情况下，也能通过对参数进行微调整来与之对应。
此外，由于成为将各自的工序中的基底层的高度分布的实测数据与占有率数据相加的结构，故可考虑前工序的影响，可进行适合于具有层叠结构的半导体器件的制造的模拟。
<C.实施例3>
以下说明本发明的实施例3的CMP工艺的模拟方法和模拟装置。再有，对于与图1、图2中示出的结构为同一的结构标以同一符号，省略其重复的说明。
<C-1.CMP工艺的模拟方法和装置>
一边参照图10中示出的CMP工艺的模拟装置3的结构，一边使用图9中示出的流程图说明CMP工艺的模拟方法。
如图10中所示，CMP工艺的模拟装置3从占有率数据存储装置10和高度分布测定装置20分别接受各道工序的占有率数据D1和各自的各道工序的CMP前后的高度分布的实测数据D2。
在CMP工艺的模拟装置3中，在占有率二维分布计算部311中根据占有率数据D1中包含的坐标数据以二维方式展开占有率数据，取得各道工序的占有率的二维分布像DP(步骤S41)。
关于从高度分布测定装置20供给的进行CMP工艺前后的半导体衬底上的凹凸的高度分布实测数据D2，将半导体衬底上的凹凸的状态作为二维分布像来供给，但在占有率的二维分布像DP和高度分布的实测数据D2中，网格并不一定是一致的。因此，为了将两者调整为相同的网格，在网格调整部312中进行网格的调整(步骤S42)。
再有，网格调整部312中的网格的调整工作与图2中示出的网格调整部112中的网格的调整工作相同，故省略其说明。
利用以上的网格调整工作，占有率的二维分布像DP与高度分布的实测数据D2的网格一致，可进行彼此的数据的比较。
在步骤S42中结束了网格的调整后，将网格调整后的CMP工艺前(研磨前)的实测数据实测数据D21和CMP工艺后(研磨后)的实测数据D22与占有率的二维分布像DP一起供给高度分布计算部313。
在高度分布计算部313中，根据占有率的二维分布像DP进行高度分布的计算，得到CMP工艺前的被加工面的高度分布数据DP1(步骤S43)。再有，关于根据占有率的二维分布像DP计算高度分布的方法，由于已使用图5和图6进行了说明，故省略其说明。
然后，将CMP工艺前的被加工面的高度分布数据DP1与CMP工艺前的实测数据D21一起供给相关系数计算部315，此外，与CMP工艺后的实测数据D22一起供给CMP像计算部314。
以下，说明CMP工艺前的参数拟合的工作。
在相关系数计算部315中对实测数据D21和高度分布数据DP1进行最小二乘方分析以计算相关系数(步骤S44)。再有，由于步骤S44的分析工作与图1中示出的步骤S4的分析工作相同，故省略其说明。
然后，在参数拟合部316中，以接近于实测数据D22的方式，即相关系数变大的方式来改变在步骤S43中已设定的层叠膜SFM的形成厚度d2(步骤S47)。这是CMP工艺后的参数拟合的一种。
其次，说明CMP工艺后的参数拟合的工作。
在CMP像计算部314中，使用CMP工艺前的被加工面的高度分布数据DP1和在CMP工艺中使用的研磨基座的杨氏模量或弹性系数等的力学参数，计算由CMP工艺得到的研磨后的二维分布数据，即CMP像(步骤S45)。
以下，使用图11和图12，说明取得CMP像的工作。
在CMP像计算部314中，如图11中所示，首先，在步骤S451中，根据CMP工艺前的被加工面的高度分布数据DP1计算将研磨基座按压到被加工面上时的基座形状。
在此，在图12中示意性地示出将研磨基座PAD按压到CMP工艺前的被加工面上的状态。再有，在图12中，对于与图6中示出的结构为同一的结构标以同一符号，省略其重复的说明。
如图12中所示，在将研磨基座PAD按压到被加工面上的情况下，在区域R1与R2的边界部分和区域R2与R3的边界部分中发生特征的现象。即，在各边界的用A点示出的部分中，研磨基座PAD与层叠膜SFM接触而施加大的应力，层叠膜SFM被研磨得较多，但在用C点示出的部分中，研磨基座PAD成为从层叠膜SFM浮起的状态，应力变小，成为层叠膜SFM难以被研磨的状态。
层叠膜SFM的研磨前的高度分布，即层叠膜SFM的形状由占有率的二维分布与电路图案PT1和PT2的厚度d2之积给出，研磨基座PAD的二维分布像由反傅里叶像与厚度d2之积给出。
在此，返回到图11的说明。在计算了研磨基座的凹凸的二维分布像(基座形状)后，计算对研磨基座施加的应力的二维分布(步骤S452)。
在此，使用图12说明对研磨基座PAD施加的应力。
如图12中所示，在对被加工面按压研磨基座PAD的情况下，在各边界的用A点示出的部分中，研磨基座PAD与层叠膜SFM接触而施加大的应力，在用C点示出的部分中，应力变小，成为层叠膜SFM难以被研磨的状态。
由于如区域R1和R2那样对研磨基座PAD的变化量大的部分施加了大的应力，故研磨得较快，相反，在如区域R3那样没有发生变形的部分或在突出图案与突出图案之间的区域中形变的方向为相反的方向的情况下，应力为0，难以被研磨。此外，即使是相同的大小的突出图案，在处于接近于成为支柱的另外的突出图案的情况和不处于接近于成为支柱的另外的突出图案的情况下，应力不同，研磨速度也不同。
在步骤S452中，计算因研磨基座PAD的场所不同而不同的这些应力，计算应力的二维分布像。
再有，根据层叠膜SFM的形状和研磨基座PAD形状(凹凸的二维分布像)之差，可求出研磨基座PAD的应力的二维分布像。
即，通过将研磨基座的杨氏模量(弹性系数)与从层叠膜SFM的形状的数据减去了研磨基座PAD的形状的数据的值相乘，可得到研磨基座PAD的应力的二维分布像。
然后，在步骤S453中，根据研磨基座PAD的应力的二维分布像来计算研磨后的被加工面的凹凸的二维分布数据DP3。
通过对由被加工面的材料、研磨基座的材料、转数等确定的研磨速率(埃/秒)与在计算对象部分中对研磨基座施加的应力值(帕斯卡)与研磨时间(秒)进行乘法运算，取得计算对象部分的研磨量(埃)，通过从研磨前的被加工面的计算对象部分的高度减去研磨量，可得到研磨后的被加工面的高度。
在步骤S453中，由于应力的最高的部分，即被加工面的最突出的部分的研磨速率大，故可表现衬底被平坦化的状况，可得到研磨后的被加工面的凹凸的二维分布数据DP3。
在此，返回到图9和图10的说明。将上述二维分布数据DP3和CMP工艺后的实测数据D22供给相关系数计算部315。
在相关系数计算部315中对实测数据D22和二维分布数据DP3进行最小二乘方分析以计算相关系数(步骤S46)。再有，由于步骤S46的分析工作与用图1说明了的步骤S4的分析工作相同，故省略其说明。
然后，以在步骤S46中算出的相关系数为指标，在参数拟合部316中进行参数拟合，使相关系数的二乘方接近于最大(步骤S47)。
在此，如果假定在具有某种图案的半导体衬底(被加工面)上形成膜的情况，则在半导体衬底上形成了膜后，使用高度分布测定装置20测定了利用CMP研磨了该膜的阶段中的高度分布的结果是实测数据D22，另一方面，利用计算求出的CMP工艺后的被加工面的凹凸的二维分布数据是二维分布数据DP3。
因而，以接近于实测数据D22的方式，即相关系数变大的方式来改变例如在步骤S453中设定的由研磨基座的材料、转数等确定的研磨速率(埃/秒)、在计算对象部分中对研磨基座施加的应力值(帕斯卡)与研磨时间(秒)等的参数。这是CMP工艺后的参数拟合的一种。
<C-2.效果>
按照以上已说明的实施例3的CMP工艺的模拟方法和模拟装置，由于构成为在CMP工艺的前和后比较实测数据与模拟数据以取得相关关系，故可明确地分离CMP工艺前的参数的调整和CMP工艺后的参数的调整，可得到能考虑各种参数的模拟装置。
因此，具有下述特征：即使在变更了工艺条件的情况或采用了新的装置的情况下，也能通过对参数进行微调整来与之对应。
此外，由于监视CMP工艺后的实测数据D22与利用计算求出的CMP工艺后的被加工面的凹凸的二维分布数据DP3的相关关系，故可进行研磨计算中使用的研磨速率、对研磨基座施加的应力值和研磨时间等各种参数的验证。
<D.实施例4>
以下，说明本发明的实施例4的CMP工艺的模拟方法和模拟装置。再有，对于与图1、图2中示出的结构为同一的结构标以同一符号，省略其重复的说明。
<D-1.CMP工艺的模拟方法和装置>
一边参照图14中示出的CMP工艺的模拟装置4的结构，一边使用图13中示出的流程图说明CMP工艺的模拟方法。
如图14中所示，CMP工艺的模拟装置4从占有率数据存储装置10和高度分布测定装置20分别接受各自的各道工序的占有率数据D1、基底层的高度分布和各自的各道工序的CMP前后的高度分布的实测数据D3。
然后，在占有率二维分布计算部411中根据占有率数据D1中包含的坐标数据以二维方式展开占有率数据，取得各道工序的占有率的二维分布像DP(步骤S51)。
关于从高度分布测定装置20供给的基底层的凹凸的高度分布和进行CMP工艺前后的半导体衬底上的凹凸的高度分布的实测数据D3，将半导体衬底上的凹凸的状态作为二维分布像来供给，但在占有率的二维分布像DP和高度分布的实测数据D3中，网格并不一定是一致的。因此，为了将两者调整为相同的网格，在网格调整部412中进行网格的调整(步骤S52)。
利用以上的网格调整工作，占有率的二维分布像DP与高度分布的实测数据D3的网格一致，可进行彼此的数据的比较。
再有，网格调整部412中的网格的调整工作与图2中示出的网格调整部112中的网格的调整工作相同，故省略其说明。
在步骤S52中结束了网格的调整后，将网格调整后的CMP工艺前(研磨前)的实测数据D31和CMP工艺后(研磨后)的实测数据D32与占有率的二维分布像DP一起供给高度分布计算部413。
在高度分布计算部413中，根据占有率的二维分布像DP进行高度分布的计算，得到CMP工艺前的被加工面的高度分布数据DP1(步骤S53)。再有，关于根据占有率的二维分布像DP计算高度分布的方法，由于已使用图5和图6进行了说明，故省略其说明。
然后，在实测数据加法运算部414中将基底层的高度分布的数据与CMP工艺前的被加工面的高度分布数据DP1相加，得到包含基底层的高度分布的数据的高度分布数据DP11(步骤S54)。
将高度分布数据DP11与CMP工艺前的实测数据D31一起供给相关系数计算部416，此外，与CMP工艺后的实测数据D32一起供给CMP像计算部415。
以下，说明CMP工艺前的参数拟合的工作。
在相关系数计算部416中对CMP工艺前的实测数据D31和高度分布数据DP11进行最小二乘方分析以计算相关系数(步骤S55)。再有，由于步骤S55的分析工作与图1中示出的步骤S4的分析工作相同，故省略其说明。
在此，如果假定在具有某种图案的半导体衬底(被加工面)上形成膜的情况，则所形成的膜的厚度成为拟合参数，使用高度分布测定装置20测定了在半导体衬底上形成了上述膜的阶段中的高度分布的结果是实测数据D31，另一方面，基于形成了上述膜的情况的占有率数据的计算值是高度分布数据DP11。
因而，以接近于实测数据D31的方式，即相关系数变大的方式，在参数拟合部417中改变在步骤S53中已设定的层叠膜SFM的形成厚度d2(步骤S58)。这是CMP工艺前的参数拟合的一种。
其次，说明CMP工艺后的参数拟合的工作。
在CMP像计算部415中，使用包含基底层的高度分布的数据的CMP工艺前的被加工面的高度分布数据DP11和在CMP工艺中使用的研磨基座的杨氏模量或弹性系数等的力学参数，计算由CMP工艺得到的研磨后的二维分布数据DP4(步骤S56)。再有，由于步骤S56的CMP像取得工作与说明了图11和图12的CMP像的取得工作相同，故省略其说明。
其后，将上述二维分布数据DP4和CMP工艺后的实测数据D32供给相关系数计算部416。
在相关系数计算部416中对实测数据D32和二维分布数据DP4进行最小二乘方分析以计算相关系数(步骤S57)。再有，由于步骤S57的分析工作与步骤S4的分析工作相同，故省略其说明。
然后，以在步骤S57中计算的相关系数为指标，在参数拟合部417中进行参数拟合，使相关系数的二乘方接近于最大(步骤S58)。
在此，如果假定在具有某种图案的半导体衬底(被加工面)上形成膜的情况，则在半导体衬底上形成了膜后，使用高度分布测定装置20测定了利用CMP研磨了该膜的阶段中的高度分布的结果是实测数据D32，另一方面，利用计算求出的CMP工艺后的被加工面的凹凸的二维分布数据是二维分布数据DP4。
因而，以接近于实测数据D32的方式，即相关系数变大的方式来改变例如在步骤S453(图11)中设定的由研磨基座的材料、转数等确定的研磨速率(埃/秒)、在计算对象部分中对研磨基座施加的应力值(帕斯卡)与研磨时间(秒)等的参数。这是CMP工艺后的参数拟合的一种。
<D-2.效果>
按照以上已说明的实施例4的CMP工艺的模拟方法和模拟装置，由于构成为在CMP工艺的前和后比较实测数据与模拟数据以取得相关关系，故可明确地分离CMP工艺前的参数的调整和CMP工艺后的参数的调整，可得到能考虑各种参数的模拟装置。
因此，具有下述特征：即使在变更了工艺条件的情况或采用了新的装置的情况下，也能通过对参数进行微调整来与之对应。
此外，由于监视CMP工艺后的实测数据D22与利用计算求出的CMP工艺后的被加工面的凹凸的二维分布数据DP3的相关关系，故可进行研磨计算中使用的研磨速率、对研磨基座施加的应力值和研磨时间等各种参数的验证。
此外，由于成为将各自的工序中的基底层的高度分布的实测数据与占有率数据相加的结构，故可考虑前工序的影响，可进行适合于具有层叠结构的半导体器件的制造的模拟。
按照本发明的第1方面所述的模拟装置，由于比较关于化学机械研磨工艺前的半导体衬底上的凹凸的二维分布的第1计算数据与关于化学机械研磨工艺前的半导体衬底上的凹凸的高度分布的第1实测数据来进行参数拟合，比较关于化学机械研磨工艺后的半导体衬底上的凹凸的二维分布的第2计算数据与关于化学机械研磨工艺后的第2实测数据来进行参数拟合，故可明确地分离化学机械研磨工艺前的参数的调整和化学机械研磨工艺后的参数的调整，可得到能考虑各种参数的模拟装置。因此，即使在变更了工艺条件的情况或采用了新的装置的情况下，也能通过对参数进行微调整来与之对应。

Claims (7)

1.一种半导体衬底的平坦化用的化学机械研磨工艺的模拟装置，其特征在于：
该装置接受包含关于半导体器件的图案形成工序中的加工图案的每单位区域的面积占有率的信息的占有率数据和在与上述图案形成工序对应地进行的化学机械研磨工艺的前后分别测定的关于上述半导体衬底上的凹凸的高度分布的第1和第2实测数据，
比较根据上述占有率数据计算的关于上述化学机械研磨工艺前的上述半导体衬底上的凹凸的二维分布的第1计算数据与上述第1实测数据，利用最小二乘方分析求出第1相关系数，进行参数拟合，使得上述第1相关系数的二乘方为最大，
比较根据上述占有率数据算出的关于上述化学机械研磨工艺后的上述半导体衬底上的凹凸的二维分布的第2计算数据与上述第2实测数据，利用最小二乘方分析求出第2相关系数，进行参数拟合，使得上述第2相关系数的二乘方为最大。
2.如权利要求1中所述的模拟装置，其特征在于，具备：
占有率二维分布计算部，接受上述占有率数据，根据坐标数据以二维方式展开该占有率数据，作为占有率的二维分布像输出；
第1高度分布计算部，利用将在上述占有率的二维分布像上被层叠了的层叠膜的厚度与上述占有率的二维分布像的在各部分中的占有率相乘的运算来得到上述第1计算数据；
傅里叶计算部，对上述占有率的二维分布像进行傅里叶变换，输出二维的傅里叶像；
空间滤波部，对上述二维的傅里叶像进行空间滤波处理，以便只通过规定的空间频率的分量；
反傅里叶计算部，对被进行了上述空间滤波处理的上述二维的傅里叶像进行反傅里叶变换，输出二维的反傅里叶像；以及
高度分布计算部，利用将在上述二维的反傅里叶像上被层叠的上述层叠膜的厚度与上述二维的反傅里叶像的在各部分的占有率相乘的运算来得到上述第2计算数据。
3.如权利要求2中所述的模拟装置，其特征在于：
上述模拟装置还接受在上述加工图案的形成前被测定的关于上述加工图案的基底层的凹凸的高度分布的第3实测数据，
上述模拟装置还具备分别将上述第3实测数据与上述第1和第2实测数据相加的第1和第2实测数据加法运算部。
4.如权利要求1中所述的模拟装置，其特征在于，具备：
占有率二维分布计算部，接受上述占有率数据，根据坐标数据以二维方式展开该占有率数据，作为占有率的二维分布像输出；
高度分布计算部，利用将在上述占有率的二维分布像上被层叠了的层叠膜的厚度与上述占有率的二维分布像的在各部分中的占有率相乘的运算来得到上述第1计算数据；以及
CMP像计算部，根据上述第1计算数据算出上述层叠膜的上述化学机械研磨工艺中使用的研磨底座的按压到上述层叠膜上的状态下的二维分布像，根据上述研磨底座的二维分布像进行对上述研磨底座施加的应力的二维分布像，通过根据上述应力的二维分布像算出上述层叠膜的研磨后的凹凸的二维分布像来得到上述第2计算数据。
5.如权利要求4中所述的模拟装置，其特征在于：
上述模拟装置还接受在上述加工图案的形成前被测定的关于上述加工图案的基底层的凹凸的高度分布的第3实测数据，
上述模拟装置还具备分别将上述第3实测数据与上述第1计算数据相加的实测数据加法运算部。
6.如权利要求2或4中所述的模拟装置，其特征在于：
还具备对上述第1和第2实测数据的网格进行取样以使其适合于上述占有率的二维分布像的网格的网格调整部。
7.如权利要求3或5中所述的模拟装置，其特征在于：
还具备对上述第1、第2和第3实测数据的网格进行取样以使其适合于上述占有率的二维分布像的网格的网格调整部。
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