JP2004259830A - シミュレーション装置 - Google Patents
シミュレーション装置 Download PDFInfo
- Publication number
- JP2004259830A JP2004259830A JP2003047078A JP2003047078A JP2004259830A JP 2004259830 A JP2004259830 A JP 2004259830A JP 2003047078 A JP2003047078 A JP 2003047078A JP 2003047078 A JP2003047078 A JP 2003047078A JP 2004259830 A JP2004259830 A JP 2004259830A
- Authority
- JP
- Japan
- Prior art keywords
- data
- image
- dimensional
- occupancy
- dimensional distribution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004088 simulation Methods 0.000 title claims abstract description 84
- 238000009826 distribution Methods 0.000 claims abstract description 254
- 238000000034 method Methods 0.000 claims abstract description 206
- 238000004458 analytical method Methods 0.000 claims abstract description 32
- 238000005498 polishing Methods 0.000 claims description 74
- 238000004364 calculation method Methods 0.000 claims description 67
- 239000004065 semiconductor Substances 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 61
- 238000005259 measurement Methods 0.000 claims description 50
- 238000012545 processing Methods 0.000 claims description 17
- 239000000126 substance Substances 0.000 claims description 17
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000007517 polishing process Methods 0.000 claims description 15
- 230000007261 regionalization Effects 0.000 claims description 3
- 238000001914 filtration Methods 0.000 claims 1
- 238000013459 approach Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 238000013461 design Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- 238000012546 transfer Methods 0.000 description 7
- 239000000463 material Substances 0.000 description 5
- 238000013500 data storage Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000005489 elastic deformation Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B37/00—Lapping machines or devices; Accessories
- B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
- B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/18—Manufacturability analysis or optimisation for manufacturability
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67242—Apparatus for monitoring, sorting or marking
- H01L21/67253—Process monitoring, e.g. flow or thickness monitoring
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
- Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mechanical Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Geometry (AREA)
- Evolutionary Computation (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Length Measuring Devices By Optical Means (AREA)
Abstract
【課題】ＣＭＰプロセスにおいて種々のパラメータを考慮したシミュレーションが可能なシミュレーション装置を提供する。
【解決手段】占有率２次元分布計算部１１１において、占有率の２次元分布像ＤＰを取得し、メッシュ調整部１１２において実測データＤ２のメッシュの調整を行う。高さ分布計算部１１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、相関係数計算部１１８では、実測データＤ２１と高さ分布データＤＰ１とを最小自乗解析して相関係数を算出する。占有率の２次元分布像ＤＰは、フーリエ計算部１１４、空間フィルタ部１１５、逆フーリエ計算部１１６を経て占有率の２次元分布像ＤＰＸとなり、さらに高さ分布計算部１１３を経て高さ分布データＤＰ２を得る。そして、相関係数計算部１１８において高さ分布データＤＰ２とＣＭＰプロセス後の実測データＤ２２とを最小自乗解析して相関係数を算出する。
【選択図】 図２
【解決手段】占有率２次元分布計算部１１１において、占有率の２次元分布像ＤＰを取得し、メッシュ調整部１１２において実測データＤ２のメッシュの調整を行う。高さ分布計算部１１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、相関係数計算部１１８では、実測データＤ２１と高さ分布データＤＰ１とを最小自乗解析して相関係数を算出する。占有率の２次元分布像ＤＰは、フーリエ計算部１１４、空間フィルタ部１１５、逆フーリエ計算部１１６を経て占有率の２次元分布像ＤＰＸとなり、さらに高さ分布計算部１１３を経て高さ分布データＤＰ２を得る。そして、相関係数計算部１１８において高さ分布データＤＰ２とＣＭＰプロセス後の実測データＤ２２とを最小自乗解析して相関係数を算出する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明はシミュレーション装置に関し、特に半導体装置の製造に使用される化学機械研磨（ＣＭＰ）プロセスのシミュレーション装置に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）の微細化および高集積化に伴い、ＬＳＩ上に形成される回路パターンの最小パターン寸法は、０．１μｍになろうとしている。ＬＳＩの回路パターンは、設計された回路を半導体基板の上に実現するための転写用マスク上にレーザーや電子線により描画された後、投影転写用装置により転写用マスクのパターンを、半導体基板上に一括して光転写することにより形成される。
【０００３】
転写用装置の解像力Ｒは、Ｒ＝ｋ１λ／ＮＡで与えられる。
【０００４】
ここで、ｋ１はプロセス定数、λは波長、ＮＡは開口数である。
【０００５】
上述したように、回路パターンは光転写法によって形成されるので、デフォーカス状態で転写すると、像がボケて結像性能が劣化する。一定の結像性能を維持できる焦点範囲を焦点深度（ＤＯＦ）と呼称し、
ＤＯＦ＝ｋ２λ／ＮＡ２で与えられる。
【０００６】
ここで、ｋ２はプロセス係数である。
【０００７】
加工寸法が０．１μｍになろうとしている現在では、焦点深度は光学理論上０．３μｍ程度しか確保できなくなってきている。
【０００８】
一方、半導体基板上には、選択エッチングや成膜等の処理が繰り返し施されるので、半導体基板の表面には、段差（基板段差）が発生している。
【０００９】
集積度が低く、基板段差が焦点深度よりも小さかった従来の半導体装置では大きな問題とはならなかったが、加工寸法の微細化に伴って、最近では基板段差が焦点深度よりも大きくなり、所定の結像性能を得ることが難しくなってきた。
【００１０】
基板段差を解消するには、例えば、本来の回路パターンとは関連のないダミーパターンを適宜配置して、低い部分を嵩上げするダミーパターン法や、発生した段差を削り取るように、化学機械研磨（ＣＭＰ）法により半導体基板を研磨して平坦化する方法がある。
【００１１】
ＣＭＰ法による平坦化技術については、非特許文献１に一般的な説明がなされている。
【００１２】
【非特許文献１】”ＵＬＳＩリソグラフィー技術の革新”、第７１頁〜第８６頁、サイエンスフォーラム社刊、１９９４年１１月１０日発行
【００１３】
【発明が解決しようとする課題】
上述したように、ＣＭＰプロセスはＬＳＩの微細化および高集積化に伴って重要度を増しており、ＣＭＰプロセスを有効に行うには種々のパラメータを考慮したシミュレーションが必要となるが、従来は、有効なシミュレーション装置がなかった。
【００１４】
本発明は、上記のような問題点を解消するためになされたもので、ＣＭＰプロセスにおいて種々のパラメータを考慮したシミュレーションが可能なシミュレーション装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る請求項１記載のシミュレーション装置は、半導体基板の平坦化のための化学機械研磨プロセスのシミュレーション装置であって、半導体装置のパターン形成工程における加工パターンの単位領域あたりの面積占有率についての情報を含む占有率データと、前記パターン形成工程に対応して実行される化学機械研磨プロセスの前後においてそれぞれ測定される、前記半導体基板上の凹凸の高さ分布についての第１および第２の実測データとを受け、前記占有率データに基づいて算出される、前記化学機械研磨プロセス前の前記半導体基板上の凹凸の２次元分布についての第１の算出データと、前記第１の実測データとを比較し、最小自乗解析により第１の相関係数を求め、前記第１の相関係数の自乗が最大になるようにパラメータフィッティングするとともに、前記占有率データに基づいて算出される、前記化学機械研磨プロセス後の前記半導体基板上の凹凸の２次元分布についての第２の算出データと、前記第２の実測データとを比較し、最小自乗解析により第２の相関係数を求め、前記第２の相関係数の自乗が最大になるようにパラメータフィッティングする。
【００１６】
【発明の実施の形態】
＜本発明の技術思想＞
大規模集積回路（ＬＳＩ）を製造する際には、半導体基板上にはメインチップと呼称される目的とするＬＳＩ以外に、ＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｔ ｇｒｏｕｐ）やプロセスモニタを含むサブチップと呼称される複数のＬＳＩも併せて形成する。なお、複数のサブチップは、メインチップの形成領域以外の余分な領域に形成される。
【００１７】
このように、半導体基板上にメインチップおよびサブチップを形成する場合の、各工程に使用される転写用マスクには、メインチップの回路パターンだけでなく複数のサブチップの回路パターンが作り込まれている。
【００１８】
そして、当該転写用マスクを形成するためには、メインチップおよび複数のサブチップの設計データを最初から合成した状態で使用することもできるが、実際のＬＳＩの設計データは膨大なので、なるべく分割処理をする方が望ましい。従って、設計データはサブチップごとに分割された状態で順次使用されることが多い。
【００１９】
このように、設計データをサブチップごとに分割することで、膨大な設計データを扱いやすくできるが、発明者は、各サブチップごとの設計データを、より規模の小さい占有率データに変換して扱うことで、設計データの取り扱いをさらに容易にするという技術思想に到達した。
【００２０】
以下、上記技術思想に基づいたＣＭＰプロセスのシミュレーション方法およびシミュレーション装置の実施の形態について説明する。
【００２１】
なお、以下の説明においては、占有率データを以下のように定義する。
すなわち、半導体装置の設計データに基づいてパターン図形が決まるが、このパターン図形の単位領域に含まれる図形要素すなわちパターン要素の面積比率が占有率である。これは、例えば、単位領域が１００μｍ四方の矩形領域の中に、パターン要素が半分を占めていれば占有率は５０％となる。
【００２２】
ここで、単位領域は占有率の２次元分布データを得るための１メッシュ領域に相当する矩形領域であり、１メッシュ領域とのＡＮＤ論理によりメッシュ領域とのＡＮＤ演算を行うことで、パターン要素の面積を計算し、占有率を計算する。この、１メッシュ領域ごとに得られる占有率が占有率データである。
【００２３】
この計算を１つのサブチップの全領域に対して、各工程ごとに行うことで１つのサブチップについての工程ごとの占有率データを得ることができる。
【００２４】
以下に説明する実施の形態１〜４においては、上述した工程ごとの占有率データを用いてＣＭＰプロセスのシミュレーションを行うことを前提とする。
【００２５】
なお、本発明に係るシミュレーション装置はコンピュータシステムを用いて実現され、そのソフトウエアは本発明に係るシミュレーション方法のアルゴリズムを用いて作成される。
【００２６】
＜Ａ．実施の形態１＞
以下、本発明に係る実施の形態１のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置について説明する。
【００２７】
＜Ａ−１．ＣＭＰプロセスのシミュレーション方法および装置＞
図２に示すＣＭＰプロセスのシミュレーション装置１の構成を参照しつつ、図１に示すフローチャートを用いて、ＣＭＰプロセスのシミュレーション方法について説明する。
【００２８】
図２に示すように、ＣＭＰプロセスのシミュレーション装置１は、占有率データ記憶装置１０および高さ分布測定装置２０から、それぞれ工程ごとの占有率データＤ１およびそれぞれの工程ごとのＣＭＰ前後の高さ分布の実測データＤ２とを受ける。
【００２９】
ここで、高さ分布測定装置２０としては、例えば、半導体装置の製造に使用される露光装置のオートフォーカス機能を用いることで実現できる。
【００３０】
すなわち、露光装置においては、半導体基板にレーザー光を斜めに照射し、その反射光を観測して基板の高さを測定する機能を有しており、この機能を利用すれば、半導体基板上に形成されている加工パターンの高さの２次元分布を取得できる。
【００３１】
なお、高さ分布測定装置２０としては上記の構成に限定されるものではなく、例えば、原子間力顕微鏡（ＡＦＭ：ａｔｏｍｉｃ ｆｏｒｃｅ ｍｉｃｒｏｓｃｏｐｙ）を使用して良い。
【００３２】
また、先に説明したように、半導体装置の製造過程においては、半導体基板上には、選択エッチングや成膜等の処理が繰り返し施され、半導体基板の表面には工程ごとに基板段差が発生する。この基板段差を解消する手法がＣＭＰプロセスであるので、１つの製造工程を施すごとにＣＭＰプロセスが実行される。
【００３３】
そして、ＣＭＰプロセスを実行する前と、実行した後とでは半導体基板上の凹凸の高さ分布が異なり、高さ分布測定装置２０を用いて、各製造工程ごとに、ＣＭＰプロセスを実行する前の、半導体基板上の凹凸の高さ分布と、ＣＭＰプロセスを実行した後の半導体基板上の凹凸の高さ分布を測定し、それぞれで得られた実測データをシミュレーション装置１に与える。
【００３４】
シミュレーション装置１では、占有率２次元分布計算部１１１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ１）。
【００３５】
高さ分布測定装置２０から与えられるＣＭＰプロセスを実行する前後の半導体基板上の凹凸の高さ分布の実測データＤ２は、半導体基板上の凹凸の状態が２次元分布像として与えられるが、占有率の２次元分布像ＤＰと高さ分布の実測データＤ２とでは、必ずしもメッシュが揃っているわけではない。そこで、どちらも同じメッシュに調整するために、メッシュ調整部１１２においてメッシュの調整を行う（ステップＳ２）。
【００３６】
ここで、メッシュ調整部１１２で行われるメッシュの調整動作について、図３（ａ）、（ｂ）、（ｃ）および図４を用いて説明する。
【００３７】
図３（ａ）、（ｂ）、（ｃ）は、メッシュ調整部１１２における処理を模式的に説明する図である。
【００３８】
図３（ａ）に示すフーリエ空間におけるフーリエ像Ｆは、逆フーリエ変換により、図３（ｂ）に示す実空間上の逆フーリエ像Ｒへ変換される。これに対し、図３（ａ）に破線で示すように、フーリエ空間においてメッシュを付加し、さらに付加されたメッシュ上の画像データにゼロの値を付加すると、その逆フーリエ像Ｒは、図３（ｃ）が示すように、図３（ｂ）の画像よりも緻密な画像となる。
【００３９】
例えば、フーリエ空間上に新たなメッシュを付加して、２次元で２ｍ×２ｎ倍のメッシュへとメッシュ数を増加させた場合には、実空間へ逆フーリエ変換したときに、２次元で２ｍ×２ｎ倍のメッシュへとアップサンプリングされている。メッシュ数を増加させる比率は、一般に任意であるが、例えば２ｍ×２ｎ倍のように、ＦＦＴを利用することができる比率に設定するのが望ましい。
【００４０】
メッシュ調整部１１２では、このようなメッシュの内挿処理を用いることでメッシュの調整動作を行う。
【００４１】
より具体的には図４に示すように、占有率２次元分布計算部１１１から与えられる占有率の２次元分布像ＤＰおよび高さ分布測定装置２０から与えられる高さ分布の実測データＤ２に対してフーリエ変換を施す（ステップＳ２１１）。
【００４２】
これにより、図３（ａ）を用いて説明したように、それぞれフーリエ空間におけるフーリエ像が取得される。そして、このとき、それぞれのメッシュ数や、メッシュの大きさも明確になり、メッシュ数の少ない方を、メッシュ数の多い方に合わせるようにする。
【００４３】
一般的には、実測データＤ２の方がメッシュ数が少ないので、実測データＤ２のメッシュ数を占有率の２次元分布像ＤＰのメッシュ数に合わせるようにメッシュの内挿処理を行う。
【００４４】
すなわち、実測データＤ２のフーリエ像の周りに新メッシュを付加する（ステップＳ２１２）。
【００４５】
このとき、ステップＳ２１３において新メッシュ上の値は０に設定する。
【００４６】
その後、フーリエ像に逆フーリエ変換を施し（ステップＳ２１４）、逆フーリエ像に変換して、メッシュ調整後の実測データＤ２および占有率の２次元分布像ＤＰを再合成する（ステップＳ２１５）。
【００４７】
以上のメッシュ調整動作により占有率の２次元分布像ＤＰと高さ分布の実測データＤ２とのメッシュが一致し、相互のデータの比較が可能となる。
【００４８】
ここで再び図１および図２の説明に戻る。ステップＳ２においてメッシュの調整が終了した後、メッシュ調整後の実測データは、ＣＭＰプロセス前（研磨前）の実測データであれば、それは実測データＤ２１として占有率の２次元分布像ＤＰとともに高さ分布計算部１１３に与えられる。また、ＣＭＰプロセス後（研磨後）の実測データであれば、それは実測データＤ２２として占有率の２次元分布像ＤＰとともにフーリエ計算部１１４に与えられる。
【００４９】
高さ分布計算部１１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を得る（ステップＳ３）。
【００５０】
ここで、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法について図５および図６を用いて模式的に説明する。
【００５１】
図５には、半導体基板ＳＢ上に既に加工された１つの回路パターンＰＴ１および複数の回路パターンＰＴ３が配設された状態が示されている。ここで、回路パターンＰＴ１が配設された領域を領域Ｒ１とし、複数の回路パターンＰＴ３が配設された領域を領域Ｒ２とし、回路パターンが配設されていない領域を領域Ｒ３として示す。
【００５２】
領域Ｒ１は、全域を覆うように回路パターンＰＴ１が形成されているので、パターン密度、すなわち占有率は１００％であり、領域Ｒ２はその全域のうちの５０％しか回路パターンＰＴ２で覆われていないので占有率は５０％であり、領域Ｒ３の占有率は０％である。
【００５３】
ＬＳＩの製造工程には、絶縁膜や金属膜を成膜する工程と、これらの膜をパターニングする工程が、繰り返し含まれている。従って絶縁膜や金属膜（積層膜と呼称）を既に形成された回路パターン上に形成することになるが、積層膜の形成時には、単位面積あたりに供給される積層膜の材料の量は半導体基板全面でほぼ均一に与えられる。
【００５４】
図６には、半導体基板ＳＢ上に積層膜ＳＦＭを形成した状態を示しており、回路パターンの占有率の差により積層膜ＳＦＭに高さ分布が生じている状態が示されている。
【００５５】
すなわち、積層膜ＳＦＭの形成厚さをｄ１、回路パターンＰＴ１およびＰＴ２の厚さをｄ２とすると、占有率１００％の領域Ｒ１では、積層膜ＳＦＭと回路パターンＰＴ１との合計高さＨ１は、Ｈ１＝ｄ１＋ｄ２×１．０で表される。また、占有率５０％の領域Ｒ２では、積層膜ＳＦＭと回路パターンＰＴ２との合計高さＨ２は、リフローやアニーリング処理により溝が埋まることで平坦化が促進される（成膜時の平坦化効果）ので、Ｈ２＝ｄ１＋ｄ２×０．５で表される。また、占有率０％の領域Ｒ３では、積層膜ＳＦＭと回路パターンＰＴ２との合計高さＨ３は、Ｈ３＝ｄ１＋ｄ２×０で表される。なお、上記３つの式における係数１．０、０．５および０は占有率である。
【００５６】
ここで、積層膜ＳＦＭの形成厚さｄ１は、何れの領域においても共通なので、相対的には意味を持たず、削除することができ、各領域の高さは、ｄ２×占有率で表すことができる。
【００５７】
なお、回路パターンＰＴ１およびＰＴ２の厚さｄ２は、それらが何のパターンであるかによって種々に異なるプロセスパラメータである。
【００５８】
従って、高さ分布計算部１１３においては、占有率の２次元分布像ＤＰに、次の工程で形成される積層膜の厚さを掛け算するという簡単な演算により、ＣＭＰプロセス前の被加工面の高さ分布を得ることができる。
【００５９】
以下、図１および図２の説明に戻るが、まず、ＣＭＰプロセス前におけるパラメータフィッティングの動作について説明する。
【００６０】
ステップＳ３においてＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を取得した後、ＣＭＰプロセス前の実測データＤ２１および高さ分布データＤＰ１は相関係数計算部１１８に与えられる。
【００６１】
相関係数計算部１１８では、実測データＤ２１と高さ分布データＤＰ１とを最小自乗解析して相関係数（ｃｏｒｒｅｌａｔｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ）を算出する（ステップＳ４）。
【００６２】
ここで用いる最小自乗解析とは、高さ分布のデータどうしを比較し、２つのデータの類似性を最小自乗法を用いて解析する手法である。
【００６３】
以下に、最小自乗法について簡単に説明する。データｘおよびデータｙにおいて、それぞれの標本分散（ｓａｍｐｌｅ ｖａｒｉａｎｃｅ）は以下の数式（１）および（２）で表される。
【００６４】
【数１】
【００６５】
【数２】
【００６６】
また、標本共分散（ｓａｍｐｌｅ ｃｏｖａｒｉａｎｃｅ）は以下の数式（３）で表される。
【００６７】
【数３】
【００６８】
上記数式（１）〜（３）において、バーｘ、バーｙは、それぞれデータｘおよびデータｙの平均値を表し、ｎはデータの個数を表す。
【００６９】
そして、上述した標本分散および標本共分散から、下記の数式（４）で表される相関係数ｒを定義することができる。
【００７０】
【数４】
【００７１】
ステップＳ４で算出された相関係数は、−１から１までの値をとり、正の相関の場合は１が完全一致を表し、負の相関の場合は−１が完全一致を表す。従って、正の相関の場合も負の相関の場合も、その自乗値が大きければ大きいほど、データｘとデータｙ、すなわち実測データＤ２１での高さ分布と、高さ分布データＤＰ１の高さ分布とが一致していると言うことができ、相関係数の自乗が最大になったときは、２つのデータの高さ分布が一致したことを表す。
【００７２】
そして、この値を指標として、パラメータフィッティング部１１９で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ１０）。
【００７３】
すなわち、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、形成される膜の厚さがフィッティングパラメータとなる。なお、フィッティングパラメータは積層膜の厚さだけに限定されるものではない。
【００７４】
ここで、半導体基板上に上記膜を形成した段階での高さ分布を、高さ分布測定装置２０を用いて測定した結果が実測データＤ２１であり、一方、上記膜を形成した場合の占有率データに基づく計算値がＣＭＰプロセス前の被加工面の高さ分布データＤＰ１である。
【００７５】
従って、実測データＤ２１に近づくように、すなわち、相関係数が大きくなるように、ステップＳ３で設定した積層膜ＳＦＭの形成厚さｄ２を変える。これが、ＣＭＰプロセス前におけるパラメータフィッティングの１つである。
【００７６】
次に、ＣＭＰプロセス後におけるパラメータフィッティングの動作について説明する。
【００７７】
フーリエ計算部１１４に与えられた占有率の２次元分布像ＤＰは、フーリエ変換を施され、２次元のフーリエ像に変換される。占有率の２次元分布に対してフーリエ変換を施すと、実空間から周波数空間への投影が行われ、実空間での２次元像が空間周波数の大小で表される２次元のフーリエ像に変換される（ステップＳ５）。
【００７８】
ここで空間周波数が小さい成分とは、実空間では孤立パターンが多い部分に対応し、空間周波数が大きい成分とは、実空間では密集パターンが多い部分に対応する。
【００７９】
次に、空間フィルタ部１１５において、２次元のフーリエ像に対して、空間周波数の小さい成分のみが通過するような空間フィルタをかけることで、空間周波数の小さい成分を選択し、空間周波数の大きな成分を除去する（ステップＳ６）。なお、空間フィルタ処理に関する技術は周知である。
【００８０】
ここで、空間周波数が小さい成分は、相関距離の長い現象を引き起こす要因となる成分に対応しており、空間周波数が大きい成分は、相関距離の短い現象を引き起こす要因となる成分に対応している。
【００８１】
従って、空間フィルタにより空間周波数が大きい成分を除去することで、空間周波数が小さい成分、すなわち、相関距離の長い現象を引き起こす要因となる成分だけが残ることになる。
【００８２】
ＣＭＰ工程において同一サイズのパターンが異なる密度で存在する場合に、場所によって研磨速度が異なるという現象が見られる。そして、この現象の相関距離は非常に長く、１０μｍ〜１００μｍに及ぶことがある。
【００８３】
そして、逆フーリエ計算部１１６において、空間周波数が小さい成分だけが残った２次元のフーリエ像に対して逆フーリエ変換を施し、逆フーリエ像、すなわち実空間での占有率の２次元分布像ＤＰＸを得る（ステップＳ７）。
【００８４】
ここで得られる占有率の２次元分布像ＤＰＸには、相関距離の長い現象を引き起こす要因となる成分だけが表示されており、相関距離の長い現象の解析に適した２次元分布像である。
【００８５】
そして、上記２次元分布像ＤＰＸとＣＭＰプロセス後の実測データＤ２２とは高さ分布計算部１１７に与えられ、高さ分布計算部１１７では、占有率の２次元分布像ＤＰＸに基づいて高さ分布の計算が施され、相関距離の長い現象を引き起こす要因のみを含んだ高さ分布データＤＰ２を得る（ステップＳ８）。
【００８６】
ここで、占有率の２次元分布像ＤＰＸに基づいて高さ分布を算出する方法については、図５および図６を用いて説明した、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法と同じであるので説明は省略する。
【００８７】
ステップＳ８において高さ分布データＤＰ２を取得した後、ＣＭＰプロセス後の実測データＤ２２および高さ分布データＤＰ２は相関係数計算部１１８に与えられる。
【００８８】
相関係数計算部１１８では、実測データＤ２２と高さ分布データＤＰ２とを最小自乗解析して相関係数を算出する（ステップＳ９）。なお、ステップＳ９の解析動作はステップＳ４の解析動作と同じであるので、説明は省略する。
【００８９】
そして、ステップＳ９で算出された相関係数を指標として、パラメータフィッティング部１１９で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ１０）。
【００９０】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、半導体基板上に膜を形成した後、当該膜をＣＭＰによって研磨した段階での高さ分布を高さ分布測定装置２０を用いて測定した結果が実測データＤ２２であり、一方、相関距離の長い現象を引き起こす要因のみが表示された２次元分布像に基づいて得られた高さ分布が、高さ分布データＤＰ２である。
【００９１】
従って、実測データＤ２２に近づくように、すなわち、相関係数が大きくなるように、ステップＳ８で設定した積層膜ＳＦＭの形成厚さｄ２を変える。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【００９２】
例えば、フーリエ解析を施した２次元分布データは、ＣＭＰの研磨パッドが半導体基板の凹凸に押し当てられ、研磨が始まる前の弾性変形に対する考慮ができ、研磨時間や研磨パッドの回転数などのパラメータに関する影響を除去した解析が可能となる。
【００９３】
以上説明したステップＳ１〜Ｓ１０の動作を、入力された全ての製造工程のＣＭＰプロセス前後の実測データに対して繰り返す。
【００９４】
＜Ａ−２．効果＞
以上説明した実施の形態１のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置によれば、ＣＭＰプロセスの前と後とで実測データと、シミュレーションデータとを比較して相関関係を取得するように構成されているので、ＣＭＰプロセス前のパラメータの調整と、ＣＭＰプロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。
【００９５】
そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できるという特徴がある。
【００９６】
また、ＣＭＰプロセス後の実測データＤ２２と、相関距離の長い現象を引き起こす要因のみが表示された２次元分布像に基づいて得られた高さ分布データＤＰ２との相関関係をモニタするので、研磨パッドの弾性変形が実測データＤ２２上においてどの程度影響を及ぼしているかについての知見を得ることができる。
【００９７】
＜Ｂ．実施の形態２＞
以下、本発明に係る実施の形態２のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置について説明する。なお、図１、図２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９８】
＜Ｂ−１．ＣＭＰプロセスのシミュレーション方法および装置＞
図８に示すＣＭＰプロセスのシミュレーション装置２の構成を参照しつつ、図７に示すフローチャートを用いて、ＣＭＰプロセスのシミュレーション方法について説明する。
【００９９】
図８に示すように、ＣＭＰプロセスのシミュレーション装置２は、占有率データ記憶装置１０および高さ分布測定装置２０から、それぞれの工程ごとの占有率データＤ１と、下地層の高さ分布およびそれぞれの工程ごとのＣＭＰ前後の高さ分布の実測データＤ３とを受ける。
【０１００】
ここで、下地層の高さ分布とは、形成しようとしている加工パターンの下地となる層の高さ分布である。すなわち、半導体装置の製造過程においては、半導体基板上には、約３０種類のマスクを用いて選択エッチングや成膜等の処理が繰り返し施されるので、パターニング前に半導体基板の表面が平坦であると仮定できるのは最初の工程だけであり、以後の工程ではパターニングする前から、半導体基板上には凹凸が存在する。この半導体基板上の凹凸のことを下地層の高さ分布と定義する。
【０１０１】
ＣＭＰプロセスのシミュレーション装置２では、占有率２次元分布計算部２１１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ２１）。
【０１０２】
高さ分布測定装置２０から与えられる下地層の凹凸の高さ分布およびＣＭＰプロセスを実行する前後の半導体基板上の凹凸の高さ分布の実測データＤ３は、半導体基板上の凹凸の状態が２次元分布像として与えられるが、占有率の２次元分布像ＤＰと高さ分布の実測データＤ３とでは、必ずしもメッシュが揃っているわけではない。そこで、何れも同じメッシュに調整するために、メッシュ調整部２１２においてメッシュの調整を行う（ステップＳ２２）。
【０１０３】
以上のメッシュ調整動作により占有率の２次元分布像ＤＰと高さ分布の実測データＤ３とのメッシュが一致し、相互のデータの比較が可能となる。
【０１０４】
なお、メッシュ調整部２１２でのメッシュの調整動作は、図２に示したメッシュ調整部１１２と同じであるので説明は省略する。
【０１０５】
ステップＳ２２においてメッシュの調整が終了した後、メッシュ調整後のＣＭＰプロセス前（研磨前）の実測データは、実測データＤ３１として占有率の２次元分布像ＤＰとともに高さ分布計算部２１３に与えられる。
【０１０６】
また、ＣＭＰプロセス後（研磨後）の実測データは、実測データＤ３２として占有率の２次元分布像ＤＰとともにフーリエ計算部２１５に与えられる。
【０１０７】
高さ分布計算部２１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を得る（ステップＳ２３）。なお、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法については、図５および図６を用いて説明しているので説明は省略する。
【０１０８】
そして、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１には、実測データ加算部２１４において下地層の高さ分布のデータが加算され、高さ分布データＤＰ１１を得る（ステップＳ２４）。
【０１０９】
以下、ＣＭＰプロセス前におけるパラメータフィッティングの動作について説明する。
【０１１０】
ステップＳ２４において下地層の高さ分布のデータを含むＣＭＰプロセス前の被加工面の高さ分布データＤＰ１１を取得した後、ＣＭＰプロセス前の実測データＤ３１および高さ分布データＤＰ１１は相関係数計算部２２０に与えられる。
【０１１１】
相関係数計算部２２０では、実測データＤ３１と高さ分布データＤＰ１１とを最小自乗解析して相関係数を算出する（ステップＳ２５）。なお、ステップＳ２５の解析動作は、図１に示すステップＳ４の解析動作と同じであるので、説明は省略する。
【０１１２】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、形成される膜の厚さがフィッティングパラメータとなり、半導体基板上に上記膜を形成した段階での高さ分布を、高さ分布測定装置２０を用いて測定した結果が実測データＤ３１であり、一方、上記膜を形成した場合の占有率データに基づく計算値が高さ分布データＤＰ１１である。
【０１１３】
従って、実測データＤ３１に近づくように、すなわち、相関係数が大きくなるように、ステップＳ２３で設定した積層膜ＳＦＭの形成厚さｄ２を変える。これが、ＣＭＰプロセス前におけるパラメータフィッティングの１つである。
【０１１４】
次に、ＣＭＰプロセス後におけるパラメータフィッティングの動作について説明する。
【０１１５】
フーリエ計算部２１５に与えられた占有率の２次元分布像ＤＰは、フーリエ変換を施され（ステップＳ２６）、次に、空間フィルタ部２１６において空間フィルタ処理が施される（ステップＳ２７）。そして、逆フーリエ計算部２１７において、逆フーリエ変換を施し、逆フーリエ像、すなわち実空間での占有率の２次元分布像ＤＰＸを得る（ステップＳ２８）。
【０１１６】
そして、上記２次元分布像ＤＰＸとＣＭＰプロセス後の実測データＤ３２とは高さ分布計算部２１８に与えられ、高さ分布計算部２１８では、占有率の２次元分布像ＤＰＸに基づいて高さ分布の計算が施され、相関距離の長い現象を引き起こす要因のみを含んだ高さ分布データＤＰ２を得る（ステップＳ２９）。
【０１１７】
ここで、占有率の２次元分布像ＤＰＸに基づいて高さ分布を算出する方法については、図５および図６を用いて説明した、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法と同じであるので説明は省略する。
【０１１８】
そして、占有率の２次元分布像ＤＰＸには、実測データ加算部２１９において下地層の高さ分布の実測データが加算され、下地層の高さ分布のデータを含む高さ分布データＤＰ２１を得る（ステップＳ３０）。
【０１１９】
ステップＳ３０において高さ分布データＤＰ２１を取得した後、ＣＭＰプロセス後の実測データＤ３２および高さ分布データＤＰ２１は高さ相関係数計算部２２０に与えられる。
【０１２０】
相関係数計算部２２０では、実測データＤ３２と高さ分布データＤＰ２１とを最小自乗解析して相関係数を算出する（ステップＳ３１）。なお、ステップＳ３１の解析動作はステップＳ２５の解析動作と同じである。
【０１２１】
そして、ステップＳ３１で算出された相関係数を指標として、パラメータフィッティング部２２１で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ３２）。
【０１２２】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、半導体基板上に膜を形成した後、当該膜をＣＭＰによって研磨した段階での高さ分布を高さ分布測定装置２０を用いて測定した結果が実測データＤ３２であり、一方、相関距離の長い現象を引き起こす要因のみが表示された２次元分布像に基づいて得られた高さ分布が、高さ分布データＤＰ２１である。
【０１２３】
従って、実測データＤ３２に近づくように、すなわち、相関係数が大きくなるように、ステップＳ２９で設定した積層膜ＳＦＭの形成厚さｄ２を変える。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【０１２４】
以上説明したステップＳ２１〜Ｓ３２の動作を、入力された全ての製造工程のＣＭＰプロセス前後の実測データに対して繰り返す。
【０１２５】
＜Ｂ−２．効果＞
以上説明した実施の形態２のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置によれば、ＣＭＰプロセスの前と後とで実測データと、シミュレーションデータとを比較して相関関係を取得するように構成されているので、ＣＭＰプロセス前のパラメータの調整と、ＣＭＰプロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。
【０１２６】
そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できるという特徴がある。
【０１２７】
また、それぞれの工程における下地層の高さ分布の実測データを占有率データに加算する構成となっているので、前工程の影響を考慮することができ、積層構造を有する半導体装置の製造に適したシミュレーションを行うことができる。
【０１２８】
＜Ｃ．実施の形態３＞
以下、本発明に係る実施の形態３のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置について説明する。なお、図１、図２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２９】
＜Ｃ−１．ＣＭＰプロセスのシミュレーション方法および装置＞
図１０に示すＣＭＰプロセスのシミュレーション装置３の構成を参照しつつ、図９に示すフローチャートを用いて、ＣＭＰプロセスのシミュレーション方法について説明する。
【０１３０】
図１０に示すように、ＣＭＰプロセスのシミュレーション装置３は、占有率データ記憶装置１０および高さ分布測定装置２０から、それぞれ工程ごとの占有率データＤ１およびそれぞれの工程ごとのＣＭＰ前後の高さ分布の実測データＤ２とを受ける。
【０１３１】
ＣＭＰプロセスのシミュレーション装置３では、占有率２次元分布計算部３１１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ４１）。
【０１３２】
高さ分布測定装置２０から与えられるＣＭＰプロセスを実行する前後の半導体基板上の凹凸の高さ分布の実測データＤ２は、半導体基板上の凹凸の状態が２次元分布像として与えられるが、占有率の２次元分布像ＤＰと高さ分布の実測データＤ２とでは、必ずしもメッシュが揃っているわけではない。そこで、何れも同じメッシュに調整するために、メッシュ調整部３１２においてメッシュの調整を行う（ステップＳ４２）。
【０１３３】
なお、メッシュ調整部３１２でのメッシュの調整動作は、図２に示したメッシュ調整部１１２と同じであるので説明は省略する。
【０１３４】
以上のメッシュ調整動作により占有率の２次元分布像ＤＰと高さ分布の実測データＤ２とのメッシュが一致し、相互のデータの比較が可能となる。
【０１３５】
ステップＳ４２においてメッシュの調整が終了した後、メッシュ調整後のＣＭＰプロセス前（研磨前）の実測データＤ２１およびＣＭＰプロセス後（研磨後）の実測データＤ２２は、占有率の２次元分布像ＤＰとともに高さ分布計算部３１３に与えられる。
【０１３６】
高さ分布計算部３１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を得る（ステップＳ４３）。なお、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法については、図５および図６を用いて説明しているので、説明は省略する。
【０１３７】
そして、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１は、ＣＭＰプロセス前の実測データＤ２１とともに相関係数計算部３１５に与えられ、また、ＣＭＰプロセス後の実測データＤ２２とともにＣＭＰ像計算部３１４にも与えられる。
【０１３８】
以下、ＣＭＰプロセス前におけるパラメータフィッティングの動作について説明する。
【０１３９】
相関係数計算部３１５では、実測データＤ２１と高さ分布データＤＰ１とを最小自乗解析して相関係数を算出する（ステップＳ４４）。なお、ステップＳ２５の解析動作は、図１に示すステップＳ４の解析動作と同じであるので、説明は省略する。
【０１４０】
そして、パラメータフィッティング部３１６において、実測データＤ２２に近づくように、すなわち、相関係数が大きくなるように、ステップＳ４３で設定した積層膜ＳＦＭの形成厚さｄ２を変える（ステップＳ４７）。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【０１４１】
次に、ＣＭＰプロセス後におけるパラメータフィッティングの動作について説明する。
【０１４２】
ＣＭＰ像計算部３１４においては、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１と、ＣＭＰプロセスで用いられる研磨パッドのヤング率や弾性係数などの力学パラメータを用いて、ＣＭＰプロセスによって得られる研磨後の２次元分布データ、すなわちＣＭＰ像を計算する（ステップＳ４５）。
【０１４３】
以下、図１１および図１２を用いてＣＭＰ像の取得動作について説明する。
ＣＭＰ像計算部３１４においては、図１１に示すように、まず、ステップＳ４５１においてＣＭＰプロセス前の被加工面の高さ分布データＤＰ１に基づいて研磨パッドを押し当てた場合のパッド形状を計算する。
【０１４４】
ここで、ＣＭＰプロセス前の被加工面に対して、研磨パッドＰＡＤを押し当てた状態を図１２に模式的に示す。なお、図１２においては、図６に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１４５】
図１２に示すように、被加工面に対して研磨パッドＰＡＤを押し当てた場合、領域Ｒ１とＲ２の境界部分および領域Ｒ２とＲ３の境界部分において特徴的な現象が発生する。すなわち、各境界のＡ点で示す部分においては、研磨パッドＰＡＤが積層膜ＳＦＭに接触して大きなストレスがかかり、積層膜ＳＦＭが良く研磨されるが、Ｃ点で示す部分においては、研磨パッドＰＡＤが積層膜ＳＦＭから浮いた状態となり、ストレスが小さくなって積層膜ＳＦＭは研磨されにくい状態となる。
【０１４６】
積層膜ＳＦＭの研磨前の高さ分布、すなわち積層膜ＳＦＭの形状は、占有率の２次元分布と、回路パターンＰＴ１およびＰＴ２の厚さｄ２との積で与えられ、研磨パッドＰＡＤの２次元分布像は、逆フーリエ像と厚さｄ２との積で与えられる。
【０１４７】
ここで、図１１の説明に戻る。研磨パッドの凹凸の２次元分布像（パッド形状）を算出した後、研磨パッドに加わるストレスの２次元分布を計算する（ステップＳ４５２）。
【０１４８】
ここで、図１２を用いて研磨パッドＰＡＤに加わるストレスについて説明する。
図１２に示すように、被加工面に対して研磨パッドＰＡＤを押し当てた場合、各境界のＡ点で示す部分においては、研磨パッドＰＡＤが積層膜ＳＦＭに接触して大きなストレスがかかり、Ｃ点で示す部分においてはストレスが小さくなって積層膜ＳＦＭは研磨されにくい状態となる。
【０１４９】
領域Ｒ１およびＲ２のように研磨パッドＰＡＤの変化量の大きな部分には大きなストレスがかかっているので、早く研磨され、逆に領域Ｒ３のように変形が発生していない部分や、突出パターンと突出パターンとの間の領域で、変形の方向が逆の方向である場合にはストレスが０となり、研磨されにくい。また、同じ大きさの突出パターンでも支えになる別の突出パターンが近くにある場合と、ない場合とではストレスが異なり、研磨速度が異なる。
【０１５０】
ステップＳ４５２においては、研磨パッドＰＡＤの場所によって異なるこれらのストレスを計算し、ストレスの２次元分布像を算出する。
【０１５１】
なお、研磨パッドＰＡＤのストレスの２次元分布像は、積層膜ＳＦＭの形状と研磨パッドＰＡＤ形状（凹凸の２次元分布像）との差に基づいて、研磨パッドＰＡＤのストレスの２次元分布像を求めることができる。
【０１５２】
すなわち、積層膜ＳＦＭの形状のデータから研磨パッドＰＡＤの形状のデータを差し引いた値に研磨パッドのヤング率（弾性係数）を掛けることで、研磨パッドＰＡＤのストレスの２次元分布像を得ることができる。
【０１５３】
そして、ステップＳ４５３では、研磨パッドＰＡＤのストレスの２次元分布像に基づいて、研磨後の被加工面の凹凸の２次元分データＤＰ３を算出する。
【０１５４】
研磨後の被加工面の高さは、被加工面の材質、研磨パッドの材質、回転数などによって定まる研磨レート（Å／ｓｅｃ）と、計算対象部分において研磨パッドに加わるストレス値（パスカル）と、研磨時間（ｓｅｃ）とを掛け算することで、計算対象部分の研磨量（Å）を取得し、研磨前の被加工面の計算対象部分の高さから研磨量を差し引くことで得ることができる。
【０１５５】
ステップＳ４５３においては、ストレスの最も高い部分、すなわち被加工面の最も突出した部分の研磨レートが大きいので、基板が平坦化される様子が表現でき、研磨後の被加工面の凹凸の２次元分布データＤＰ３が得られる。
【０１５６】
ここで、図９および図１０の説明に戻る。上記２次元分データＤＰ３とＣＭＰプロセス後の実測データＤ２２とは相関係数計算部３１５に与えられる。
【０１５７】
相関係数計算部３１５では、実測データＤ２２と２次元分データＤＰ３とを最小自乗解析して相関係数を算出する（ステップＳ４６）。なお、ステップＳ４６の解析動作は図１を用いて説明したステップＳ４の解析動作と同じであるので、説明は省略する。
【０１５８】
そして、ステップＳ４６で算出された相関係数を指標として、パラメータフィッティング部３１６で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ４７）。
【０１５９】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、半導体基板上に膜を形成した後、当該膜をＣＭＰによって研磨した段階での高さ分布を高さ分布測定装置２０を用いて測定した結果が実測データＤ２２であり、一方、計算により求めたＣＭＰプロセス後の被加工面の凹凸の２次元分布データが２次元分布データＤＰ３である。
【０１６０】
従って、実測データＤ２２に近づくように、すなわち、相関係数が大きくなるように、例えばステップＳ４５３で設定した、研磨パッドの材質、回転数などによって定まる研磨レート（Å／ｓｅｃ）、計算対象部分において研磨パッドに加わるストレス値（パスカル）、研磨時間（ｓｅｃ）等のパラメータを変える。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【０１６１】
＜Ｃ−２．効果＞
以上説明した実施の形態３のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置によれば、ＣＭＰプロセスの前と後とで実測データと、シミュレーションデータとを比較して相関関係を取得するように構成されているので、ＣＭＰプロセス前のパラメータの調整と、ＣＭＰプロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。
【０１６２】
そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できるという特徴がある。
【０１６３】
また、ＣＭＰプロセス後の実測データＤ２２と、計算により求めたＣＭＰプロセス後の被加工面の凹凸の２次元分布データＤＰ３との相関関係をモニタするので、研磨計算で使用される、研磨レート、研磨パッドに加わるストレス値、研磨時間等の各種パラメータの検証が可能となる。
【０１６４】
＜Ｄ．実施の形態４＞
以下、本発明に係る実施の形態４のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置について説明する。なお、図１、図２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６５】
＜Ｄ−１．ＣＭＰプロセスのシミュレーション方法および装置＞
図１４に示すＣＭＰプロセスのシミュレーション装置４の構成を参照しつつ、図１３に示すフローチャートを用いて、ＣＭＰプロセスのシミュレーション方法について説明する。
【０１６６】
図１４に示すように、ＣＭＰプロセスのシミュレーション装置４は、占有率データ記憶装置１０および高さ分布測定装置２０から、それぞれの工程ごとの占有率データＤ１と、下地層の高さ分布およびそれぞれの工程ごとのＣＭＰ前後の高さ分布の実測データＤ３とを受ける。
【０１６７】
そして、占有率２次元分布計算部４１１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ５１）。
【０１６８】
高さ分布測定装置２０から与えられる下地層の凹凸の高さ分布およびＣＭＰプロセスを実行する前後の半導体基板上の凹凸の高さ分布の実測データＤ３は、半導体基板上の凹凸の状態が２次元分布像として与えられるが、占有率の２次元分布像ＤＰと高さ分布の実測データＤ３とでは、必ずしもメッシュが揃っているわけではない。そこで、何れも同じメッシュに調整するために、メッシュ調整部２１２においてメッシュの調整を行う（ステップＳ５２）。
【０１６９】
以上のメッシュ調整動作により占有率の２次元分布像ＤＰと高さ分布の実測データＤ３とのメッシュが一致し、相互のデータの比較が可能となる。
【０１７０】
なお、メッシュ調整部２１２でのメッシュの調整動作は、図２に示したメッシュ調整部１１２と同じであるので説明は省略する。
【０１７１】
ステップＳ５２においてメッシュの調整が終了した後、メッシュ調整後のＣＭＰプロセス前（研磨前）の実測データＤ３１、ＣＭＰプロセス後（研磨後）の実測データＤ３２および占有率の２次元分布像ＤＰは高さ分布計算部４１３に与えられる。
【０１７２】
高さ分布計算部４１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を得る（ステップＳ５３）。なお、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法については、図５および図６を用いて説明しているので、説明は省略する。
【０１７３】
そして、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１には、実測データ加算部４１４において下地層の高さ分布のデータが加算され、下地層の高さ分布のデータを含む高さ分布データＤＰ１１を得る（ステップＳ５４）。
【０１７４】
高さ分布データＤＰ１１は、ＣＭＰプロセス前の実測データＤ３１とともに相関係数計算部２２０に与えられ、また、ＣＭＰプロセス後の実測データＤ３２とともにＣＭＰ像計算部４１５にも与えられる。
【０１７５】
以下、ＣＭＰプロセス前におけるパラメータフィッティングの動作について説明する。
【０１７６】
関係数計算部４１６では、ＣＭＰプロセス前の実測データＤ３１と高さ分布データＤＰ１１とを最小自乗解析して相関係数を算出する（ステップＳ５５）。なお、ステップＳ５５の解析動作は、図１に示すステップＳ４の解析動作と同じであるので、説明は省略する。
【０１７７】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、形成される膜の厚さがフィッティングパラメータとなり、半導体基板上に上記膜を形成した段階での高さ分布を、高さ分布測定装置２０を用いて測定した結果が実測データＤ３１であり、一方、上記膜を形成した場合の占有率データに基づく計算値が高さ分布データＤＰ１１である。
【０１７８】
従って、実測データＤ３１に近づくように、すなわち、相関係数が大きくなるように、パラメータフィッティング部４１７において、ステップＳ５３で設定した積層膜ＳＦＭの形成厚さｄ２を変える（ステップＳ５８）。これが、ＣＭＰプロセス前におけるパラメータフィッティングの１つである。
【０１７９】
次に、ＣＭＰプロセス後におけるパラメータフィッティングの動作について説明する。
【０１８０】
ＣＭＰ像計算部４１５においては、下地層の高さ分布のデータを含むＣＭＰプロセス前の被加工面の高さ分布データＤＰ１１と、ＣＭＰプロセスで用いられる研磨パッドのヤング率や弾性係数などの力学パラメータを用いて、ＣＭＰプロセスによって得られる研磨後の２次元分布データＤＰ４を計算する（ステップＳ５６）。なお、ステップＳ５６のＣＭＰ像の取得動作は、図１１および図１２を説明したＣＭＰ像の取得動作と同じであるので、説明は省略する。
【０１８１】
その後、上記２次元分データＤＰ４とＣＭＰプロセス後の実測データＤ３２とは相関係数計算部４１６に与えられる。
【０１８２】
相関係数計算部４１６では、実測データＤ３２と２次元分データＤＰ４とを最小自乗解析して相関係数を算出する（ステップＳ５７）。なお、ステップＳ５７の解析動作はステップＳ４の解析動作と同じであるので、説明は省略する。
【０１８３】
そして、ステップＳ５７で算出された相関係数を指標として、パラメータフィッティング部４１７で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ５８）。
【０１８４】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、半導体基板上に膜を形成した後、当該膜をＣＭＰによって研磨した段階での高さ分布を高さ分布測定装置２０を用いて測定した結果が実測データＤ３２であり、一方、計算により求めたＣＭＰプロセス後の被加工面の凹凸の２次元分布データが２次元分布データＤＰ４である。
【０１８５】
従って、実測データＤ３２に近づくように、すなわち、相関係数が大きくなるように、例えばステップＳ４５３（図１１）で設定した、研磨パッドの材質、回転数などによって定まる研磨レート（Å／ｓｅｃ）、計算対象部分において研磨パッドに加わるストレス値（パスカル）、研磨時間（ｓｅｃ）等のパラメータを変える。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【０１８６】
＜Ｄ−２．効果＞
以上説明した実施の形態４のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置によれば、ＣＭＰプロセスの前と後とで実測データと、シミュレーションデータとを比較して相関関係を取得するように構成されているので、ＣＭＰプロセス前のパラメータの調整と、ＣＭＰプロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。
【０１８７】
そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できるという特徴がある。
【０１８８】
また、ＣＭＰプロセス後の実測データＤ２２と、計算により求めたＣＭＰプロセス後の被加工面の凹凸の２次元分布データＤＰ３との相関関係をモニタするので、研磨計算で使用される、研磨レート、研磨パッドに加わるストレス値、研磨時間等の各種パラメータの検証が可能となる。
【０１８９】
また、それぞれの工程における下地層の高さ分布の実測データを占有率データに加算する構成となっているので、前工程の影響を考慮することができ、積層構造を有する半導体装置の製造に適したシミュレーションを行うことができる。
【０１９０】
【発明の効果】
本発明に係る請求項１記載のシミュレーション装置によれば、化学機械研磨プロセス前の半導体基板上の凹凸の２次元分布についての第１の算出データと、化学機械研磨プロセスの前の半導体基板上の凹凸の高さ分布についての第１の実測データとを比較してパラメータフィッティングを行い、化学機械研磨プロセス後の半導体基板上の凹凸の２次元分布についての第２の算出データと、化学機械研磨プロセスの後の第２の実測データとを比較してパラメータフィッティングを行うので、化学機械研磨プロセス前のパラメータの調整と、化学機械研磨プロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１における、ＣＭＰプロセスのシミュレーション方法を説明するフローチャートである。
【図２】本発明に係る実施の形態１における、ＣＭＰプロセスのシミュレーション装置の構成を説明するブロック図である。
【図３】メッシュ調整動作を説明する概念図である。
【図４】メッシュ調整動作を説明するフローチャートである。
【図５】占有率と加工面の凹凸の高さとの関係を模式的に説明する図である。
【図６】占有率と加工面の凹凸の高さとの関係を模式的に説明する図である。
【図７】本発明に係る実施の形態２における、ＣＭＰプロセスのシミュレーション方法を説明するフローチャートである。
【図８】本発明に係る実施の形態２における、ＣＭＰプロセスのシミュレーション装置の構成を説明するブロック図である。
【図９】本発明に係る実施の形態３における、ＣＭＰプロセスのシミュレーション方法を説明するフローチャートである。
【図１０】本発明に係る実施の形態３における、ＣＭＰプロセスのシミュレーション装置の構成を説明するブロック図である。
【図１１】ＣＭＰ像の取得動作を説明するフローチャートである。
【図１２】ＣＭＰプロセス前の被加工面に対して、研磨パッドを押し当てた状態を模式的に示す図である。
【図１３】本発明に係る実施の形態４における、ＣＭＰプロセスのシミュレーション方法を説明するフローチャートである。
【図１４】本発明に係る実施の形態４における、ＣＭＰプロセスのシミュレーション装置の構成を説明するブロック図である。
【発明の属する技術分野】
本発明はシミュレーション装置に関し、特に半導体装置の製造に使用される化学機械研磨（ＣＭＰ）プロセスのシミュレーション装置に関する。
【０００２】
【従来の技術】
大規模集積回路（ＬＳＩ）の微細化および高集積化に伴い、ＬＳＩ上に形成される回路パターンの最小パターン寸法は、０．１μｍになろうとしている。ＬＳＩの回路パターンは、設計された回路を半導体基板の上に実現するための転写用マスク上にレーザーや電子線により描画された後、投影転写用装置により転写用マスクのパターンを、半導体基板上に一括して光転写することにより形成される。
【０００３】
転写用装置の解像力Ｒは、Ｒ＝ｋ１λ／ＮＡで与えられる。
【０００４】
ここで、ｋ１はプロセス定数、λは波長、ＮＡは開口数である。
【０００５】
上述したように、回路パターンは光転写法によって形成されるので、デフォーカス状態で転写すると、像がボケて結像性能が劣化する。一定の結像性能を維持できる焦点範囲を焦点深度（ＤＯＦ）と呼称し、
ＤＯＦ＝ｋ２λ／ＮＡ２で与えられる。
【０００６】
ここで、ｋ２はプロセス係数である。
【０００７】
加工寸法が０．１μｍになろうとしている現在では、焦点深度は光学理論上０．３μｍ程度しか確保できなくなってきている。
【０００８】
一方、半導体基板上には、選択エッチングや成膜等の処理が繰り返し施されるので、半導体基板の表面には、段差（基板段差）が発生している。
【０００９】
集積度が低く、基板段差が焦点深度よりも小さかった従来の半導体装置では大きな問題とはならなかったが、加工寸法の微細化に伴って、最近では基板段差が焦点深度よりも大きくなり、所定の結像性能を得ることが難しくなってきた。
【００１０】
基板段差を解消するには、例えば、本来の回路パターンとは関連のないダミーパターンを適宜配置して、低い部分を嵩上げするダミーパターン法や、発生した段差を削り取るように、化学機械研磨（ＣＭＰ）法により半導体基板を研磨して平坦化する方法がある。
【００１１】
ＣＭＰ法による平坦化技術については、非特許文献１に一般的な説明がなされている。
【００１２】
【非特許文献１】”ＵＬＳＩリソグラフィー技術の革新”、第７１頁〜第８６頁、サイエンスフォーラム社刊、１９９４年１１月１０日発行
【００１３】
【発明が解決しようとする課題】
上述したように、ＣＭＰプロセスはＬＳＩの微細化および高集積化に伴って重要度を増しており、ＣＭＰプロセスを有効に行うには種々のパラメータを考慮したシミュレーションが必要となるが、従来は、有効なシミュレーション装置がなかった。
【００１４】
本発明は、上記のような問題点を解消するためになされたもので、ＣＭＰプロセスにおいて種々のパラメータを考慮したシミュレーションが可能なシミュレーション装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明に係る請求項１記載のシミュレーション装置は、半導体基板の平坦化のための化学機械研磨プロセスのシミュレーション装置であって、半導体装置のパターン形成工程における加工パターンの単位領域あたりの面積占有率についての情報を含む占有率データと、前記パターン形成工程に対応して実行される化学機械研磨プロセスの前後においてそれぞれ測定される、前記半導体基板上の凹凸の高さ分布についての第１および第２の実測データとを受け、前記占有率データに基づいて算出される、前記化学機械研磨プロセス前の前記半導体基板上の凹凸の２次元分布についての第１の算出データと、前記第１の実測データとを比較し、最小自乗解析により第１の相関係数を求め、前記第１の相関係数の自乗が最大になるようにパラメータフィッティングするとともに、前記占有率データに基づいて算出される、前記化学機械研磨プロセス後の前記半導体基板上の凹凸の２次元分布についての第２の算出データと、前記第２の実測データとを比較し、最小自乗解析により第２の相関係数を求め、前記第２の相関係数の自乗が最大になるようにパラメータフィッティングする。
【００１６】
【発明の実施の形態】
＜本発明の技術思想＞
大規模集積回路（ＬＳＩ）を製造する際には、半導体基板上にはメインチップと呼称される目的とするＬＳＩ以外に、ＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｔ ｇｒｏｕｐ）やプロセスモニタを含むサブチップと呼称される複数のＬＳＩも併せて形成する。なお、複数のサブチップは、メインチップの形成領域以外の余分な領域に形成される。
【００１７】
このように、半導体基板上にメインチップおよびサブチップを形成する場合の、各工程に使用される転写用マスクには、メインチップの回路パターンだけでなく複数のサブチップの回路パターンが作り込まれている。
【００１８】
そして、当該転写用マスクを形成するためには、メインチップおよび複数のサブチップの設計データを最初から合成した状態で使用することもできるが、実際のＬＳＩの設計データは膨大なので、なるべく分割処理をする方が望ましい。従って、設計データはサブチップごとに分割された状態で順次使用されることが多い。
【００１９】
このように、設計データをサブチップごとに分割することで、膨大な設計データを扱いやすくできるが、発明者は、各サブチップごとの設計データを、より規模の小さい占有率データに変換して扱うことで、設計データの取り扱いをさらに容易にするという技術思想に到達した。
【００２０】
以下、上記技術思想に基づいたＣＭＰプロセスのシミュレーション方法およびシミュレーション装置の実施の形態について説明する。
【００２１】
なお、以下の説明においては、占有率データを以下のように定義する。
すなわち、半導体装置の設計データに基づいてパターン図形が決まるが、このパターン図形の単位領域に含まれる図形要素すなわちパターン要素の面積比率が占有率である。これは、例えば、単位領域が１００μｍ四方の矩形領域の中に、パターン要素が半分を占めていれば占有率は５０％となる。
【００２２】
ここで、単位領域は占有率の２次元分布データを得るための１メッシュ領域に相当する矩形領域であり、１メッシュ領域とのＡＮＤ論理によりメッシュ領域とのＡＮＤ演算を行うことで、パターン要素の面積を計算し、占有率を計算する。この、１メッシュ領域ごとに得られる占有率が占有率データである。
【００２３】
この計算を１つのサブチップの全領域に対して、各工程ごとに行うことで１つのサブチップについての工程ごとの占有率データを得ることができる。
【００２４】
以下に説明する実施の形態１〜４においては、上述した工程ごとの占有率データを用いてＣＭＰプロセスのシミュレーションを行うことを前提とする。
【００２５】
なお、本発明に係るシミュレーション装置はコンピュータシステムを用いて実現され、そのソフトウエアは本発明に係るシミュレーション方法のアルゴリズムを用いて作成される。
【００２６】
＜Ａ．実施の形態１＞
以下、本発明に係る実施の形態１のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置について説明する。
【００２７】
＜Ａ−１．ＣＭＰプロセスのシミュレーション方法および装置＞
図２に示すＣＭＰプロセスのシミュレーション装置１の構成を参照しつつ、図１に示すフローチャートを用いて、ＣＭＰプロセスのシミュレーション方法について説明する。
【００２８】
図２に示すように、ＣＭＰプロセスのシミュレーション装置１は、占有率データ記憶装置１０および高さ分布測定装置２０から、それぞれ工程ごとの占有率データＤ１およびそれぞれの工程ごとのＣＭＰ前後の高さ分布の実測データＤ２とを受ける。
【００２９】
ここで、高さ分布測定装置２０としては、例えば、半導体装置の製造に使用される露光装置のオートフォーカス機能を用いることで実現できる。
【００３０】
すなわち、露光装置においては、半導体基板にレーザー光を斜めに照射し、その反射光を観測して基板の高さを測定する機能を有しており、この機能を利用すれば、半導体基板上に形成されている加工パターンの高さの２次元分布を取得できる。
【００３１】
なお、高さ分布測定装置２０としては上記の構成に限定されるものではなく、例えば、原子間力顕微鏡（ＡＦＭ：ａｔｏｍｉｃ ｆｏｒｃｅ ｍｉｃｒｏｓｃｏｐｙ）を使用して良い。
【００３２】
また、先に説明したように、半導体装置の製造過程においては、半導体基板上には、選択エッチングや成膜等の処理が繰り返し施され、半導体基板の表面には工程ごとに基板段差が発生する。この基板段差を解消する手法がＣＭＰプロセスであるので、１つの製造工程を施すごとにＣＭＰプロセスが実行される。
【００３３】
そして、ＣＭＰプロセスを実行する前と、実行した後とでは半導体基板上の凹凸の高さ分布が異なり、高さ分布測定装置２０を用いて、各製造工程ごとに、ＣＭＰプロセスを実行する前の、半導体基板上の凹凸の高さ分布と、ＣＭＰプロセスを実行した後の半導体基板上の凹凸の高さ分布を測定し、それぞれで得られた実測データをシミュレーション装置１に与える。
【００３４】
シミュレーション装置１では、占有率２次元分布計算部１１１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ１）。
【００３５】
高さ分布測定装置２０から与えられるＣＭＰプロセスを実行する前後の半導体基板上の凹凸の高さ分布の実測データＤ２は、半導体基板上の凹凸の状態が２次元分布像として与えられるが、占有率の２次元分布像ＤＰと高さ分布の実測データＤ２とでは、必ずしもメッシュが揃っているわけではない。そこで、どちらも同じメッシュに調整するために、メッシュ調整部１１２においてメッシュの調整を行う（ステップＳ２）。
【００３６】
ここで、メッシュ調整部１１２で行われるメッシュの調整動作について、図３（ａ）、（ｂ）、（ｃ）および図４を用いて説明する。
【００３７】
図３（ａ）、（ｂ）、（ｃ）は、メッシュ調整部１１２における処理を模式的に説明する図である。
【００３８】
図３（ａ）に示すフーリエ空間におけるフーリエ像Ｆは、逆フーリエ変換により、図３（ｂ）に示す実空間上の逆フーリエ像Ｒへ変換される。これに対し、図３（ａ）に破線で示すように、フーリエ空間においてメッシュを付加し、さらに付加されたメッシュ上の画像データにゼロの値を付加すると、その逆フーリエ像Ｒは、図３（ｃ）が示すように、図３（ｂ）の画像よりも緻密な画像となる。
【００３９】
例えば、フーリエ空間上に新たなメッシュを付加して、２次元で２ｍ×２ｎ倍のメッシュへとメッシュ数を増加させた場合には、実空間へ逆フーリエ変換したときに、２次元で２ｍ×２ｎ倍のメッシュへとアップサンプリングされている。メッシュ数を増加させる比率は、一般に任意であるが、例えば２ｍ×２ｎ倍のように、ＦＦＴを利用することができる比率に設定するのが望ましい。
【００４０】
メッシュ調整部１１２では、このようなメッシュの内挿処理を用いることでメッシュの調整動作を行う。
【００４１】
より具体的には図４に示すように、占有率２次元分布計算部１１１から与えられる占有率の２次元分布像ＤＰおよび高さ分布測定装置２０から与えられる高さ分布の実測データＤ２に対してフーリエ変換を施す（ステップＳ２１１）。
【００４２】
これにより、図３（ａ）を用いて説明したように、それぞれフーリエ空間におけるフーリエ像が取得される。そして、このとき、それぞれのメッシュ数や、メッシュの大きさも明確になり、メッシュ数の少ない方を、メッシュ数の多い方に合わせるようにする。
【００４３】
一般的には、実測データＤ２の方がメッシュ数が少ないので、実測データＤ２のメッシュ数を占有率の２次元分布像ＤＰのメッシュ数に合わせるようにメッシュの内挿処理を行う。
【００４４】
すなわち、実測データＤ２のフーリエ像の周りに新メッシュを付加する（ステップＳ２１２）。
【００４５】
このとき、ステップＳ２１３において新メッシュ上の値は０に設定する。
【００４６】
その後、フーリエ像に逆フーリエ変換を施し（ステップＳ２１４）、逆フーリエ像に変換して、メッシュ調整後の実測データＤ２および占有率の２次元分布像ＤＰを再合成する（ステップＳ２１５）。
【００４７】
以上のメッシュ調整動作により占有率の２次元分布像ＤＰと高さ分布の実測データＤ２とのメッシュが一致し、相互のデータの比較が可能となる。
【００４８】
ここで再び図１および図２の説明に戻る。ステップＳ２においてメッシュの調整が終了した後、メッシュ調整後の実測データは、ＣＭＰプロセス前（研磨前）の実測データであれば、それは実測データＤ２１として占有率の２次元分布像ＤＰとともに高さ分布計算部１１３に与えられる。また、ＣＭＰプロセス後（研磨後）の実測データであれば、それは実測データＤ２２として占有率の２次元分布像ＤＰとともにフーリエ計算部１１４に与えられる。
【００４９】
高さ分布計算部１１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を得る（ステップＳ３）。
【００５０】
ここで、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法について図５および図６を用いて模式的に説明する。
【００５１】
図５には、半導体基板ＳＢ上に既に加工された１つの回路パターンＰＴ１および複数の回路パターンＰＴ３が配設された状態が示されている。ここで、回路パターンＰＴ１が配設された領域を領域Ｒ１とし、複数の回路パターンＰＴ３が配設された領域を領域Ｒ２とし、回路パターンが配設されていない領域を領域Ｒ３として示す。
【００５２】
領域Ｒ１は、全域を覆うように回路パターンＰＴ１が形成されているので、パターン密度、すなわち占有率は１００％であり、領域Ｒ２はその全域のうちの５０％しか回路パターンＰＴ２で覆われていないので占有率は５０％であり、領域Ｒ３の占有率は０％である。
【００５３】
ＬＳＩの製造工程には、絶縁膜や金属膜を成膜する工程と、これらの膜をパターニングする工程が、繰り返し含まれている。従って絶縁膜や金属膜（積層膜と呼称）を既に形成された回路パターン上に形成することになるが、積層膜の形成時には、単位面積あたりに供給される積層膜の材料の量は半導体基板全面でほぼ均一に与えられる。
【００５４】
図６には、半導体基板ＳＢ上に積層膜ＳＦＭを形成した状態を示しており、回路パターンの占有率の差により積層膜ＳＦＭに高さ分布が生じている状態が示されている。
【００５５】
すなわち、積層膜ＳＦＭの形成厚さをｄ１、回路パターンＰＴ１およびＰＴ２の厚さをｄ２とすると、占有率１００％の領域Ｒ１では、積層膜ＳＦＭと回路パターンＰＴ１との合計高さＨ１は、Ｈ１＝ｄ１＋ｄ２×１．０で表される。また、占有率５０％の領域Ｒ２では、積層膜ＳＦＭと回路パターンＰＴ２との合計高さＨ２は、リフローやアニーリング処理により溝が埋まることで平坦化が促進される（成膜時の平坦化効果）ので、Ｈ２＝ｄ１＋ｄ２×０．５で表される。また、占有率０％の領域Ｒ３では、積層膜ＳＦＭと回路パターンＰＴ２との合計高さＨ３は、Ｈ３＝ｄ１＋ｄ２×０で表される。なお、上記３つの式における係数１．０、０．５および０は占有率である。
【００５６】
ここで、積層膜ＳＦＭの形成厚さｄ１は、何れの領域においても共通なので、相対的には意味を持たず、削除することができ、各領域の高さは、ｄ２×占有率で表すことができる。
【００５７】
なお、回路パターンＰＴ１およびＰＴ２の厚さｄ２は、それらが何のパターンであるかによって種々に異なるプロセスパラメータである。
【００５８】
従って、高さ分布計算部１１３においては、占有率の２次元分布像ＤＰに、次の工程で形成される積層膜の厚さを掛け算するという簡単な演算により、ＣＭＰプロセス前の被加工面の高さ分布を得ることができる。
【００５９】
以下、図１および図２の説明に戻るが、まず、ＣＭＰプロセス前におけるパラメータフィッティングの動作について説明する。
【００６０】
ステップＳ３においてＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を取得した後、ＣＭＰプロセス前の実測データＤ２１および高さ分布データＤＰ１は相関係数計算部１１８に与えられる。
【００６１】
相関係数計算部１１８では、実測データＤ２１と高さ分布データＤＰ１とを最小自乗解析して相関係数（ｃｏｒｒｅｌａｔｉｏｎ ｃｏｅｆｆｉｃｉｅｎｔ）を算出する（ステップＳ４）。
【００６２】
ここで用いる最小自乗解析とは、高さ分布のデータどうしを比較し、２つのデータの類似性を最小自乗法を用いて解析する手法である。
【００６３】
以下に、最小自乗法について簡単に説明する。データｘおよびデータｙにおいて、それぞれの標本分散（ｓａｍｐｌｅ ｖａｒｉａｎｃｅ）は以下の数式（１）および（２）で表される。
【００６４】
【数１】
【数２】
また、標本共分散（ｓａｍｐｌｅ ｃｏｖａｒｉａｎｃｅ）は以下の数式（３）で表される。
【００６７】
【数３】
上記数式（１）〜（３）において、バーｘ、バーｙは、それぞれデータｘおよびデータｙの平均値を表し、ｎはデータの個数を表す。
【００６９】
そして、上述した標本分散および標本共分散から、下記の数式（４）で表される相関係数ｒを定義することができる。
【００７０】
【数４】
ステップＳ４で算出された相関係数は、−１から１までの値をとり、正の相関の場合は１が完全一致を表し、負の相関の場合は−１が完全一致を表す。従って、正の相関の場合も負の相関の場合も、その自乗値が大きければ大きいほど、データｘとデータｙ、すなわち実測データＤ２１での高さ分布と、高さ分布データＤＰ１の高さ分布とが一致していると言うことができ、相関係数の自乗が最大になったときは、２つのデータの高さ分布が一致したことを表す。
【００７２】
そして、この値を指標として、パラメータフィッティング部１１９で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ１０）。
【００７３】
すなわち、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、形成される膜の厚さがフィッティングパラメータとなる。なお、フィッティングパラメータは積層膜の厚さだけに限定されるものではない。
【００７４】
ここで、半導体基板上に上記膜を形成した段階での高さ分布を、高さ分布測定装置２０を用いて測定した結果が実測データＤ２１であり、一方、上記膜を形成した場合の占有率データに基づく計算値がＣＭＰプロセス前の被加工面の高さ分布データＤＰ１である。
【００７５】
従って、実測データＤ２１に近づくように、すなわち、相関係数が大きくなるように、ステップＳ３で設定した積層膜ＳＦＭの形成厚さｄ２を変える。これが、ＣＭＰプロセス前におけるパラメータフィッティングの１つである。
【００７６】
次に、ＣＭＰプロセス後におけるパラメータフィッティングの動作について説明する。
【００７７】
フーリエ計算部１１４に与えられた占有率の２次元分布像ＤＰは、フーリエ変換を施され、２次元のフーリエ像に変換される。占有率の２次元分布に対してフーリエ変換を施すと、実空間から周波数空間への投影が行われ、実空間での２次元像が空間周波数の大小で表される２次元のフーリエ像に変換される（ステップＳ５）。
【００７８】
ここで空間周波数が小さい成分とは、実空間では孤立パターンが多い部分に対応し、空間周波数が大きい成分とは、実空間では密集パターンが多い部分に対応する。
【００７９】
次に、空間フィルタ部１１５において、２次元のフーリエ像に対して、空間周波数の小さい成分のみが通過するような空間フィルタをかけることで、空間周波数の小さい成分を選択し、空間周波数の大きな成分を除去する（ステップＳ６）。なお、空間フィルタ処理に関する技術は周知である。
【００８０】
ここで、空間周波数が小さい成分は、相関距離の長い現象を引き起こす要因となる成分に対応しており、空間周波数が大きい成分は、相関距離の短い現象を引き起こす要因となる成分に対応している。
【００８１】
従って、空間フィルタにより空間周波数が大きい成分を除去することで、空間周波数が小さい成分、すなわち、相関距離の長い現象を引き起こす要因となる成分だけが残ることになる。
【００８２】
ＣＭＰ工程において同一サイズのパターンが異なる密度で存在する場合に、場所によって研磨速度が異なるという現象が見られる。そして、この現象の相関距離は非常に長く、１０μｍ〜１００μｍに及ぶことがある。
【００８３】
そして、逆フーリエ計算部１１６において、空間周波数が小さい成分だけが残った２次元のフーリエ像に対して逆フーリエ変換を施し、逆フーリエ像、すなわち実空間での占有率の２次元分布像ＤＰＸを得る（ステップＳ７）。
【００８４】
ここで得られる占有率の２次元分布像ＤＰＸには、相関距離の長い現象を引き起こす要因となる成分だけが表示されており、相関距離の長い現象の解析に適した２次元分布像である。
【００８５】
そして、上記２次元分布像ＤＰＸとＣＭＰプロセス後の実測データＤ２２とは高さ分布計算部１１７に与えられ、高さ分布計算部１１７では、占有率の２次元分布像ＤＰＸに基づいて高さ分布の計算が施され、相関距離の長い現象を引き起こす要因のみを含んだ高さ分布データＤＰ２を得る（ステップＳ８）。
【００８６】
ここで、占有率の２次元分布像ＤＰＸに基づいて高さ分布を算出する方法については、図５および図６を用いて説明した、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法と同じであるので説明は省略する。
【００８７】
ステップＳ８において高さ分布データＤＰ２を取得した後、ＣＭＰプロセス後の実測データＤ２２および高さ分布データＤＰ２は相関係数計算部１１８に与えられる。
【００８８】
相関係数計算部１１８では、実測データＤ２２と高さ分布データＤＰ２とを最小自乗解析して相関係数を算出する（ステップＳ９）。なお、ステップＳ９の解析動作はステップＳ４の解析動作と同じであるので、説明は省略する。
【００８９】
そして、ステップＳ９で算出された相関係数を指標として、パラメータフィッティング部１１９で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ１０）。
【００９０】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、半導体基板上に膜を形成した後、当該膜をＣＭＰによって研磨した段階での高さ分布を高さ分布測定装置２０を用いて測定した結果が実測データＤ２２であり、一方、相関距離の長い現象を引き起こす要因のみが表示された２次元分布像に基づいて得られた高さ分布が、高さ分布データＤＰ２である。
【００９１】
従って、実測データＤ２２に近づくように、すなわち、相関係数が大きくなるように、ステップＳ８で設定した積層膜ＳＦＭの形成厚さｄ２を変える。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【００９２】
例えば、フーリエ解析を施した２次元分布データは、ＣＭＰの研磨パッドが半導体基板の凹凸に押し当てられ、研磨が始まる前の弾性変形に対する考慮ができ、研磨時間や研磨パッドの回転数などのパラメータに関する影響を除去した解析が可能となる。
【００９３】
以上説明したステップＳ１〜Ｓ１０の動作を、入力された全ての製造工程のＣＭＰプロセス前後の実測データに対して繰り返す。
【００９４】
＜Ａ−２．効果＞
以上説明した実施の形態１のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置によれば、ＣＭＰプロセスの前と後とで実測データと、シミュレーションデータとを比較して相関関係を取得するように構成されているので、ＣＭＰプロセス前のパラメータの調整と、ＣＭＰプロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。
【００９５】
そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できるという特徴がある。
【００９６】
また、ＣＭＰプロセス後の実測データＤ２２と、相関距離の長い現象を引き起こす要因のみが表示された２次元分布像に基づいて得られた高さ分布データＤＰ２との相関関係をモニタするので、研磨パッドの弾性変形が実測データＤ２２上においてどの程度影響を及ぼしているかについての知見を得ることができる。
【００９７】
＜Ｂ．実施の形態２＞
以下、本発明に係る実施の形態２のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置について説明する。なお、図１、図２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９８】
＜Ｂ−１．ＣＭＰプロセスのシミュレーション方法および装置＞
図８に示すＣＭＰプロセスのシミュレーション装置２の構成を参照しつつ、図７に示すフローチャートを用いて、ＣＭＰプロセスのシミュレーション方法について説明する。
【００９９】
図８に示すように、ＣＭＰプロセスのシミュレーション装置２は、占有率データ記憶装置１０および高さ分布測定装置２０から、それぞれの工程ごとの占有率データＤ１と、下地層の高さ分布およびそれぞれの工程ごとのＣＭＰ前後の高さ分布の実測データＤ３とを受ける。
【０１００】
ここで、下地層の高さ分布とは、形成しようとしている加工パターンの下地となる層の高さ分布である。すなわち、半導体装置の製造過程においては、半導体基板上には、約３０種類のマスクを用いて選択エッチングや成膜等の処理が繰り返し施されるので、パターニング前に半導体基板の表面が平坦であると仮定できるのは最初の工程だけであり、以後の工程ではパターニングする前から、半導体基板上には凹凸が存在する。この半導体基板上の凹凸のことを下地層の高さ分布と定義する。
【０１０１】
ＣＭＰプロセスのシミュレーション装置２では、占有率２次元分布計算部２１１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ２１）。
【０１０２】
高さ分布測定装置２０から与えられる下地層の凹凸の高さ分布およびＣＭＰプロセスを実行する前後の半導体基板上の凹凸の高さ分布の実測データＤ３は、半導体基板上の凹凸の状態が２次元分布像として与えられるが、占有率の２次元分布像ＤＰと高さ分布の実測データＤ３とでは、必ずしもメッシュが揃っているわけではない。そこで、何れも同じメッシュに調整するために、メッシュ調整部２１２においてメッシュの調整を行う（ステップＳ２２）。
【０１０３】
以上のメッシュ調整動作により占有率の２次元分布像ＤＰと高さ分布の実測データＤ３とのメッシュが一致し、相互のデータの比較が可能となる。
【０１０４】
なお、メッシュ調整部２１２でのメッシュの調整動作は、図２に示したメッシュ調整部１１２と同じであるので説明は省略する。
【０１０５】
ステップＳ２２においてメッシュの調整が終了した後、メッシュ調整後のＣＭＰプロセス前（研磨前）の実測データは、実測データＤ３１として占有率の２次元分布像ＤＰとともに高さ分布計算部２１３に与えられる。
【０１０６】
また、ＣＭＰプロセス後（研磨後）の実測データは、実測データＤ３２として占有率の２次元分布像ＤＰとともにフーリエ計算部２１５に与えられる。
【０１０７】
高さ分布計算部２１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を得る（ステップＳ２３）。なお、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法については、図５および図６を用いて説明しているので説明は省略する。
【０１０８】
そして、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１には、実測データ加算部２１４において下地層の高さ分布のデータが加算され、高さ分布データＤＰ１１を得る（ステップＳ２４）。
【０１０９】
以下、ＣＭＰプロセス前におけるパラメータフィッティングの動作について説明する。
【０１１０】
ステップＳ２４において下地層の高さ分布のデータを含むＣＭＰプロセス前の被加工面の高さ分布データＤＰ１１を取得した後、ＣＭＰプロセス前の実測データＤ３１および高さ分布データＤＰ１１は相関係数計算部２２０に与えられる。
【０１１１】
相関係数計算部２２０では、実測データＤ３１と高さ分布データＤＰ１１とを最小自乗解析して相関係数を算出する（ステップＳ２５）。なお、ステップＳ２５の解析動作は、図１に示すステップＳ４の解析動作と同じであるので、説明は省略する。
【０１１２】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、形成される膜の厚さがフィッティングパラメータとなり、半導体基板上に上記膜を形成した段階での高さ分布を、高さ分布測定装置２０を用いて測定した結果が実測データＤ３１であり、一方、上記膜を形成した場合の占有率データに基づく計算値が高さ分布データＤＰ１１である。
【０１１３】
従って、実測データＤ３１に近づくように、すなわち、相関係数が大きくなるように、ステップＳ２３で設定した積層膜ＳＦＭの形成厚さｄ２を変える。これが、ＣＭＰプロセス前におけるパラメータフィッティングの１つである。
【０１１４】
次に、ＣＭＰプロセス後におけるパラメータフィッティングの動作について説明する。
【０１１５】
フーリエ計算部２１５に与えられた占有率の２次元分布像ＤＰは、フーリエ変換を施され（ステップＳ２６）、次に、空間フィルタ部２１６において空間フィルタ処理が施される（ステップＳ２７）。そして、逆フーリエ計算部２１７において、逆フーリエ変換を施し、逆フーリエ像、すなわち実空間での占有率の２次元分布像ＤＰＸを得る（ステップＳ２８）。
【０１１６】
そして、上記２次元分布像ＤＰＸとＣＭＰプロセス後の実測データＤ３２とは高さ分布計算部２１８に与えられ、高さ分布計算部２１８では、占有率の２次元分布像ＤＰＸに基づいて高さ分布の計算が施され、相関距離の長い現象を引き起こす要因のみを含んだ高さ分布データＤＰ２を得る（ステップＳ２９）。
【０１１７】
ここで、占有率の２次元分布像ＤＰＸに基づいて高さ分布を算出する方法については、図５および図６を用いて説明した、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法と同じであるので説明は省略する。
【０１１８】
そして、占有率の２次元分布像ＤＰＸには、実測データ加算部２１９において下地層の高さ分布の実測データが加算され、下地層の高さ分布のデータを含む高さ分布データＤＰ２１を得る（ステップＳ３０）。
【０１１９】
ステップＳ３０において高さ分布データＤＰ２１を取得した後、ＣＭＰプロセス後の実測データＤ３２および高さ分布データＤＰ２１は高さ相関係数計算部２２０に与えられる。
【０１２０】
相関係数計算部２２０では、実測データＤ３２と高さ分布データＤＰ２１とを最小自乗解析して相関係数を算出する（ステップＳ３１）。なお、ステップＳ３１の解析動作はステップＳ２５の解析動作と同じである。
【０１２１】
そして、ステップＳ３１で算出された相関係数を指標として、パラメータフィッティング部２２１で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ３２）。
【０１２２】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、半導体基板上に膜を形成した後、当該膜をＣＭＰによって研磨した段階での高さ分布を高さ分布測定装置２０を用いて測定した結果が実測データＤ３２であり、一方、相関距離の長い現象を引き起こす要因のみが表示された２次元分布像に基づいて得られた高さ分布が、高さ分布データＤＰ２１である。
【０１２３】
従って、実測データＤ３２に近づくように、すなわち、相関係数が大きくなるように、ステップＳ２９で設定した積層膜ＳＦＭの形成厚さｄ２を変える。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【０１２４】
以上説明したステップＳ２１〜Ｓ３２の動作を、入力された全ての製造工程のＣＭＰプロセス前後の実測データに対して繰り返す。
【０１２５】
＜Ｂ−２．効果＞
以上説明した実施の形態２のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置によれば、ＣＭＰプロセスの前と後とで実測データと、シミュレーションデータとを比較して相関関係を取得するように構成されているので、ＣＭＰプロセス前のパラメータの調整と、ＣＭＰプロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。
【０１２６】
そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できるという特徴がある。
【０１２７】
また、それぞれの工程における下地層の高さ分布の実測データを占有率データに加算する構成となっているので、前工程の影響を考慮することができ、積層構造を有する半導体装置の製造に適したシミュレーションを行うことができる。
【０１２８】
＜Ｃ．実施の形態３＞
以下、本発明に係る実施の形態３のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置について説明する。なお、図１、図２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１２９】
＜Ｃ−１．ＣＭＰプロセスのシミュレーション方法および装置＞
図１０に示すＣＭＰプロセスのシミュレーション装置３の構成を参照しつつ、図９に示すフローチャートを用いて、ＣＭＰプロセスのシミュレーション方法について説明する。
【０１３０】
図１０に示すように、ＣＭＰプロセスのシミュレーション装置３は、占有率データ記憶装置１０および高さ分布測定装置２０から、それぞれ工程ごとの占有率データＤ１およびそれぞれの工程ごとのＣＭＰ前後の高さ分布の実測データＤ２とを受ける。
【０１３１】
ＣＭＰプロセスのシミュレーション装置３では、占有率２次元分布計算部３１１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ４１）。
【０１３２】
高さ分布測定装置２０から与えられるＣＭＰプロセスを実行する前後の半導体基板上の凹凸の高さ分布の実測データＤ２は、半導体基板上の凹凸の状態が２次元分布像として与えられるが、占有率の２次元分布像ＤＰと高さ分布の実測データＤ２とでは、必ずしもメッシュが揃っているわけではない。そこで、何れも同じメッシュに調整するために、メッシュ調整部３１２においてメッシュの調整を行う（ステップＳ４２）。
【０１３３】
なお、メッシュ調整部３１２でのメッシュの調整動作は、図２に示したメッシュ調整部１１２と同じであるので説明は省略する。
【０１３４】
以上のメッシュ調整動作により占有率の２次元分布像ＤＰと高さ分布の実測データＤ２とのメッシュが一致し、相互のデータの比較が可能となる。
【０１３５】
ステップＳ４２においてメッシュの調整が終了した後、メッシュ調整後のＣＭＰプロセス前（研磨前）の実測データＤ２１およびＣＭＰプロセス後（研磨後）の実測データＤ２２は、占有率の２次元分布像ＤＰとともに高さ分布計算部３１３に与えられる。
【０１３６】
高さ分布計算部３１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を得る（ステップＳ４３）。なお、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法については、図５および図６を用いて説明しているので、説明は省略する。
【０１３７】
そして、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１は、ＣＭＰプロセス前の実測データＤ２１とともに相関係数計算部３１５に与えられ、また、ＣＭＰプロセス後の実測データＤ２２とともにＣＭＰ像計算部３１４にも与えられる。
【０１３８】
以下、ＣＭＰプロセス前におけるパラメータフィッティングの動作について説明する。
【０１３９】
相関係数計算部３１５では、実測データＤ２１と高さ分布データＤＰ１とを最小自乗解析して相関係数を算出する（ステップＳ４４）。なお、ステップＳ２５の解析動作は、図１に示すステップＳ４の解析動作と同じであるので、説明は省略する。
【０１４０】
そして、パラメータフィッティング部３１６において、実測データＤ２２に近づくように、すなわち、相関係数が大きくなるように、ステップＳ４３で設定した積層膜ＳＦＭの形成厚さｄ２を変える（ステップＳ４７）。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【０１４１】
次に、ＣＭＰプロセス後におけるパラメータフィッティングの動作について説明する。
【０１４２】
ＣＭＰ像計算部３１４においては、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１と、ＣＭＰプロセスで用いられる研磨パッドのヤング率や弾性係数などの力学パラメータを用いて、ＣＭＰプロセスによって得られる研磨後の２次元分布データ、すなわちＣＭＰ像を計算する（ステップＳ４５）。
【０１４３】
以下、図１１および図１２を用いてＣＭＰ像の取得動作について説明する。
ＣＭＰ像計算部３１４においては、図１１に示すように、まず、ステップＳ４５１においてＣＭＰプロセス前の被加工面の高さ分布データＤＰ１に基づいて研磨パッドを押し当てた場合のパッド形状を計算する。
【０１４４】
ここで、ＣＭＰプロセス前の被加工面に対して、研磨パッドＰＡＤを押し当てた状態を図１２に模式的に示す。なお、図１２においては、図６に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１４５】
図１２に示すように、被加工面に対して研磨パッドＰＡＤを押し当てた場合、領域Ｒ１とＲ２の境界部分および領域Ｒ２とＲ３の境界部分において特徴的な現象が発生する。すなわち、各境界のＡ点で示す部分においては、研磨パッドＰＡＤが積層膜ＳＦＭに接触して大きなストレスがかかり、積層膜ＳＦＭが良く研磨されるが、Ｃ点で示す部分においては、研磨パッドＰＡＤが積層膜ＳＦＭから浮いた状態となり、ストレスが小さくなって積層膜ＳＦＭは研磨されにくい状態となる。
【０１４６】
積層膜ＳＦＭの研磨前の高さ分布、すなわち積層膜ＳＦＭの形状は、占有率の２次元分布と、回路パターンＰＴ１およびＰＴ２の厚さｄ２との積で与えられ、研磨パッドＰＡＤの２次元分布像は、逆フーリエ像と厚さｄ２との積で与えられる。
【０１４７】
ここで、図１１の説明に戻る。研磨パッドの凹凸の２次元分布像（パッド形状）を算出した後、研磨パッドに加わるストレスの２次元分布を計算する（ステップＳ４５２）。
【０１４８】
ここで、図１２を用いて研磨パッドＰＡＤに加わるストレスについて説明する。
図１２に示すように、被加工面に対して研磨パッドＰＡＤを押し当てた場合、各境界のＡ点で示す部分においては、研磨パッドＰＡＤが積層膜ＳＦＭに接触して大きなストレスがかかり、Ｃ点で示す部分においてはストレスが小さくなって積層膜ＳＦＭは研磨されにくい状態となる。
【０１４９】
領域Ｒ１およびＲ２のように研磨パッドＰＡＤの変化量の大きな部分には大きなストレスがかかっているので、早く研磨され、逆に領域Ｒ３のように変形が発生していない部分や、突出パターンと突出パターンとの間の領域で、変形の方向が逆の方向である場合にはストレスが０となり、研磨されにくい。また、同じ大きさの突出パターンでも支えになる別の突出パターンが近くにある場合と、ない場合とではストレスが異なり、研磨速度が異なる。
【０１５０】
ステップＳ４５２においては、研磨パッドＰＡＤの場所によって異なるこれらのストレスを計算し、ストレスの２次元分布像を算出する。
【０１５１】
なお、研磨パッドＰＡＤのストレスの２次元分布像は、積層膜ＳＦＭの形状と研磨パッドＰＡＤ形状（凹凸の２次元分布像）との差に基づいて、研磨パッドＰＡＤのストレスの２次元分布像を求めることができる。
【０１５２】
すなわち、積層膜ＳＦＭの形状のデータから研磨パッドＰＡＤの形状のデータを差し引いた値に研磨パッドのヤング率（弾性係数）を掛けることで、研磨パッドＰＡＤのストレスの２次元分布像を得ることができる。
【０１５３】
そして、ステップＳ４５３では、研磨パッドＰＡＤのストレスの２次元分布像に基づいて、研磨後の被加工面の凹凸の２次元分データＤＰ３を算出する。
【０１５４】
研磨後の被加工面の高さは、被加工面の材質、研磨パッドの材質、回転数などによって定まる研磨レート（Å／ｓｅｃ）と、計算対象部分において研磨パッドに加わるストレス値（パスカル）と、研磨時間（ｓｅｃ）とを掛け算することで、計算対象部分の研磨量（Å）を取得し、研磨前の被加工面の計算対象部分の高さから研磨量を差し引くことで得ることができる。
【０１５５】
ステップＳ４５３においては、ストレスの最も高い部分、すなわち被加工面の最も突出した部分の研磨レートが大きいので、基板が平坦化される様子が表現でき、研磨後の被加工面の凹凸の２次元分布データＤＰ３が得られる。
【０１５６】
ここで、図９および図１０の説明に戻る。上記２次元分データＤＰ３とＣＭＰプロセス後の実測データＤ２２とは相関係数計算部３１５に与えられる。
【０１５７】
相関係数計算部３１５では、実測データＤ２２と２次元分データＤＰ３とを最小自乗解析して相関係数を算出する（ステップＳ４６）。なお、ステップＳ４６の解析動作は図１を用いて説明したステップＳ４の解析動作と同じであるので、説明は省略する。
【０１５８】
そして、ステップＳ４６で算出された相関係数を指標として、パラメータフィッティング部３１６で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ４７）。
【０１５９】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、半導体基板上に膜を形成した後、当該膜をＣＭＰによって研磨した段階での高さ分布を高さ分布測定装置２０を用いて測定した結果が実測データＤ２２であり、一方、計算により求めたＣＭＰプロセス後の被加工面の凹凸の２次元分布データが２次元分布データＤＰ３である。
【０１６０】
従って、実測データＤ２２に近づくように、すなわち、相関係数が大きくなるように、例えばステップＳ４５３で設定した、研磨パッドの材質、回転数などによって定まる研磨レート（Å／ｓｅｃ）、計算対象部分において研磨パッドに加わるストレス値（パスカル）、研磨時間（ｓｅｃ）等のパラメータを変える。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【０１６１】
＜Ｃ−２．効果＞
以上説明した実施の形態３のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置によれば、ＣＭＰプロセスの前と後とで実測データと、シミュレーションデータとを比較して相関関係を取得するように構成されているので、ＣＭＰプロセス前のパラメータの調整と、ＣＭＰプロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。
【０１６２】
そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できるという特徴がある。
【０１６３】
また、ＣＭＰプロセス後の実測データＤ２２と、計算により求めたＣＭＰプロセス後の被加工面の凹凸の２次元分布データＤＰ３との相関関係をモニタするので、研磨計算で使用される、研磨レート、研磨パッドに加わるストレス値、研磨時間等の各種パラメータの検証が可能となる。
【０１６４】
＜Ｄ．実施の形態４＞
以下、本発明に係る実施の形態４のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置について説明する。なお、図１、図２に示した構成と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１６５】
＜Ｄ−１．ＣＭＰプロセスのシミュレーション方法および装置＞
図１４に示すＣＭＰプロセスのシミュレーション装置４の構成を参照しつつ、図１３に示すフローチャートを用いて、ＣＭＰプロセスのシミュレーション方法について説明する。
【０１６６】
図１４に示すように、ＣＭＰプロセスのシミュレーション装置４は、占有率データ記憶装置１０および高さ分布測定装置２０から、それぞれの工程ごとの占有率データＤ１と、下地層の高さ分布およびそれぞれの工程ごとのＣＭＰ前後の高さ分布の実測データＤ３とを受ける。
【０１６７】
そして、占有率２次元分布計算部４１１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ５１）。
【０１６８】
高さ分布測定装置２０から与えられる下地層の凹凸の高さ分布およびＣＭＰプロセスを実行する前後の半導体基板上の凹凸の高さ分布の実測データＤ３は、半導体基板上の凹凸の状態が２次元分布像として与えられるが、占有率の２次元分布像ＤＰと高さ分布の実測データＤ３とでは、必ずしもメッシュが揃っているわけではない。そこで、何れも同じメッシュに調整するために、メッシュ調整部２１２においてメッシュの調整を行う（ステップＳ５２）。
【０１６９】
以上のメッシュ調整動作により占有率の２次元分布像ＤＰと高さ分布の実測データＤ３とのメッシュが一致し、相互のデータの比較が可能となる。
【０１７０】
なお、メッシュ調整部２１２でのメッシュの調整動作は、図２に示したメッシュ調整部１１２と同じであるので説明は省略する。
【０１７１】
ステップＳ５２においてメッシュの調整が終了した後、メッシュ調整後のＣＭＰプロセス前（研磨前）の実測データＤ３１、ＣＭＰプロセス後（研磨後）の実測データＤ３２および占有率の２次元分布像ＤＰは高さ分布計算部４１３に与えられる。
【０１７２】
高さ分布計算部４１３では、占有率の２次元分布像ＤＰに基づいて高さ分布の計算が施され、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１を得る（ステップＳ５３）。なお、占有率の２次元分布像ＤＰに基づいて高さ分布を算出する方法については、図５および図６を用いて説明しているので、説明は省略する。
【０１７３】
そして、ＣＭＰプロセス前の被加工面の高さ分布データＤＰ１には、実測データ加算部４１４において下地層の高さ分布のデータが加算され、下地層の高さ分布のデータを含む高さ分布データＤＰ１１を得る（ステップＳ５４）。
【０１７４】
高さ分布データＤＰ１１は、ＣＭＰプロセス前の実測データＤ３１とともに相関係数計算部２２０に与えられ、また、ＣＭＰプロセス後の実測データＤ３２とともにＣＭＰ像計算部４１５にも与えられる。
【０１７５】
以下、ＣＭＰプロセス前におけるパラメータフィッティングの動作について説明する。
【０１７６】
関係数計算部４１６では、ＣＭＰプロセス前の実測データＤ３１と高さ分布データＤＰ１１とを最小自乗解析して相関係数を算出する（ステップＳ５５）。なお、ステップＳ５５の解析動作は、図１に示すステップＳ４の解析動作と同じであるので、説明は省略する。
【０１７７】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、形成される膜の厚さがフィッティングパラメータとなり、半導体基板上に上記膜を形成した段階での高さ分布を、高さ分布測定装置２０を用いて測定した結果が実測データＤ３１であり、一方、上記膜を形成した場合の占有率データに基づく計算値が高さ分布データＤＰ１１である。
【０１７８】
従って、実測データＤ３１に近づくように、すなわち、相関係数が大きくなるように、パラメータフィッティング部４１７において、ステップＳ５３で設定した積層膜ＳＦＭの形成厚さｄ２を変える（ステップＳ５８）。これが、ＣＭＰプロセス前におけるパラメータフィッティングの１つである。
【０１７９】
次に、ＣＭＰプロセス後におけるパラメータフィッティングの動作について説明する。
【０１８０】
ＣＭＰ像計算部４１５においては、下地層の高さ分布のデータを含むＣＭＰプロセス前の被加工面の高さ分布データＤＰ１１と、ＣＭＰプロセスで用いられる研磨パッドのヤング率や弾性係数などの力学パラメータを用いて、ＣＭＰプロセスによって得られる研磨後の２次元分布データＤＰ４を計算する（ステップＳ５６）。なお、ステップＳ５６のＣＭＰ像の取得動作は、図１１および図１２を説明したＣＭＰ像の取得動作と同じであるので、説明は省略する。
【０１８１】
その後、上記２次元分データＤＰ４とＣＭＰプロセス後の実測データＤ３２とは相関係数計算部４１６に与えられる。
【０１８２】
相関係数計算部４１６では、実測データＤ３２と２次元分データＤＰ４とを最小自乗解析して相関係数を算出する（ステップＳ５７）。なお、ステップＳ５７の解析動作はステップＳ４の解析動作と同じであるので、説明は省略する。
【０１８３】
そして、ステップＳ５７で算出された相関係数を指標として、パラメータフィッティング部４１７で相関係数の自乗を最大に近づけるようにパラメータフィッティングを行う（ステップＳ５８）。
【０１８４】
ここで、何らかのパターンを有する半導体基板（被加工面）上に膜を形成する場合を仮定すると、半導体基板上に膜を形成した後、当該膜をＣＭＰによって研磨した段階での高さ分布を高さ分布測定装置２０を用いて測定した結果が実測データＤ３２であり、一方、計算により求めたＣＭＰプロセス後の被加工面の凹凸の２次元分布データが２次元分布データＤＰ４である。
【０１８５】
従って、実測データＤ３２に近づくように、すなわち、相関係数が大きくなるように、例えばステップＳ４５３（図１１）で設定した、研磨パッドの材質、回転数などによって定まる研磨レート（Å／ｓｅｃ）、計算対象部分において研磨パッドに加わるストレス値（パスカル）、研磨時間（ｓｅｃ）等のパラメータを変える。これが、ＣＭＰプロセス後におけるパラメータフィッティングの１つである。
【０１８６】
＜Ｄ−２．効果＞
以上説明した実施の形態４のＣＭＰプロセスのシミュレーション方法およびシミュレーション装置によれば、ＣＭＰプロセスの前と後とで実測データと、シミュレーションデータとを比較して相関関係を取得するように構成されているので、ＣＭＰプロセス前のパラメータの調整と、ＣＭＰプロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。
【０１８７】
そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できるという特徴がある。
【０１８８】
また、ＣＭＰプロセス後の実測データＤ２２と、計算により求めたＣＭＰプロセス後の被加工面の凹凸の２次元分布データＤＰ３との相関関係をモニタするので、研磨計算で使用される、研磨レート、研磨パッドに加わるストレス値、研磨時間等の各種パラメータの検証が可能となる。
【０１８９】
また、それぞれの工程における下地層の高さ分布の実測データを占有率データに加算する構成となっているので、前工程の影響を考慮することができ、積層構造を有する半導体装置の製造に適したシミュレーションを行うことができる。
【０１９０】
【発明の効果】
本発明に係る請求項１記載のシミュレーション装置によれば、化学機械研磨プロセス前の半導体基板上の凹凸の２次元分布についての第１の算出データと、化学機械研磨プロセスの前の半導体基板上の凹凸の高さ分布についての第１の実測データとを比較してパラメータフィッティングを行い、化学機械研磨プロセス後の半導体基板上の凹凸の２次元分布についての第２の算出データと、化学機械研磨プロセスの後の第２の実測データとを比較してパラメータフィッティングを行うので、化学機械研磨プロセス前のパラメータの調整と、化学機械研磨プロセス後のパラメータの調整とを明確に分離でき、種々のパラメータを考慮可能なシミュレーション装置が得られる。そのため、プロセス条件が変更された場合や新規装置が採用された場合でも、パラメータを微調整することで対応できる。
【図面の簡単な説明】
【図１】本発明に係る実施の形態１における、ＣＭＰプロセスのシミュレーション方法を説明するフローチャートである。
【図２】本発明に係る実施の形態１における、ＣＭＰプロセスのシミュレーション装置の構成を説明するブロック図である。
【図３】メッシュ調整動作を説明する概念図である。
【図４】メッシュ調整動作を説明するフローチャートである。
【図５】占有率と加工面の凹凸の高さとの関係を模式的に説明する図である。
【図６】占有率と加工面の凹凸の高さとの関係を模式的に説明する図である。
【図７】本発明に係る実施の形態２における、ＣＭＰプロセスのシミュレーション方法を説明するフローチャートである。
【図８】本発明に係る実施の形態２における、ＣＭＰプロセスのシミュレーション装置の構成を説明するブロック図である。
【図９】本発明に係る実施の形態３における、ＣＭＰプロセスのシミュレーション方法を説明するフローチャートである。
【図１０】本発明に係る実施の形態３における、ＣＭＰプロセスのシミュレーション装置の構成を説明するブロック図である。
【図１１】ＣＭＰ像の取得動作を説明するフローチャートである。
【図１２】ＣＭＰプロセス前の被加工面に対して、研磨パッドを押し当てた状態を模式的に示す図である。
【図１３】本発明に係る実施の形態４における、ＣＭＰプロセスのシミュレーション方法を説明するフローチャートである。
【図１４】本発明に係る実施の形態４における、ＣＭＰプロセスのシミュレーション装置の構成を説明するブロック図である。
Claims (7)
- 半導体基板の平坦化のための化学機械研磨プロセスのシミュレーション装置であって、
半導体装置のパターン形成工程における加工パターンの単位領域あたりの面積占有率についての情報を含む占有率データと、
前記パターン形成工程に対応して実行される化学機械研磨プロセスの前後においてそれぞれ測定される、前記半導体基板上の凹凸の高さ分布についての第１および第２の実測データとを受け、
前記占有率データに基づいて算出される、前記化学機械研磨プロセス前の前記半導体基板上の凹凸の２次元分布についての第１の算出データと、前記第１の実測データとを比較し、最小自乗解析により第１の相関係数を求め、前記第１の相関係数の自乗が最大になるようにパラメータフィッティングするとともに、
前記占有率データに基づいて算出される、前記化学機械研磨プロセス後の前記半導体基板上の凹凸の２次元分布についての第２の算出データと、前記第２の実測データとを比較し、最小自乗解析により第２の相関係数を求め、前記第２の相関係数の自乗が最大になるようにパラメータフィッティングする、シミュレーション装置。 - 前記シミュレーション装置は、
前記占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、占有率の２次元分布像として出力する占有率２次元分布計算部と、
前記占有率の２次元分布像の各部分での占有率に対して、前記占有率の２次元分布像の上に積層された積層膜の厚さを掛ける演算により前記第１の算出データを得る第１の高さ分布計算部と、
前記占有率の２次元分布像に対してフーリエ変換を施して２次元のフーリエ像を出力するフーリエ計算部と、
前記２次元のフーリエ像に対して、所定の空間周波数の成分のみが通過するように空間フィルタ処理を施す空間フィルタ部と、
前記空間フィルタ処理を施された前記２次元のフーリエ像に対して、逆フーリエ変換を施して２次元の逆フーリエ像を出力する逆フーリエ計算部と、
前記２次元の逆フーリエ像の各部分での占有率に対して、前記２次元の逆フーリエ像の上に前記積層膜の厚さを掛ける演算により前記第２の算出データを得る高さ分布計算部と、を備える、請求項１記載のシミュレーション装置。 - 前記シミュレーション装置は、
前記加工パターンの形成前において測定される、前記加工パターンの下地層の凹凸の高さ分布についての第３の実測データをさらに受け、
前記第１および第２の算出データに、それぞれ前記第３の実測データを加算する第１および第２の実測データ加算部をさらに備える、請求項２記載のシミュレーション装置。 - 前記シミュレーション装置は、
前記占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、占有率の２次元分布像として出力する占有率２次元分布計算部と、
前記占有率の２次元分布像の各部分での占有率に対して、前記占有率の２次元分布像の上に積層された積層膜の厚さを掛ける演算により前記第１の算出データを得る高さ分布計算部と、
前記第１の算出データに基づいて、前記積層膜の前記化学機械研磨プロセスに使用される研磨パッドの、前記積層膜に押し当てた状態での２次元分布像を算出し、
前記研磨パッドの２次元分布像に基づいて、前記研磨パッドに加わるストレスの２次元分布像を算出し、
前記ストレスの２次元分布像に基づいて、前記積層膜の研磨後の凹凸の２次元分布像を算出することで前記第２の算出データを得るＣＭＰ像計算部と、を備える、請求項１記載のシミュレーション装置。 - 前記シミュレーション装置は、
前記加工パターンの形成前において測定される、前記加工パターンの下地層の凹凸の高さ分布についての第３の実測データをさらに受け、
前記第１の算出データに、前記第３の実測データを加算する実測データ加算部をさらに備える、請求項４記載のシミュレーション装置。 - 前記第１および第２の実測データのメッシュを、前記占有率の２次元分布像のメッシュに適合させるようにサンプリングするメッシュ調整部をさらに備える、請求項２または請求項４記載のシミュレーション装置。
- 前記第１、第２および第３の実測データのメッシュを、前記占有率の２次元分布像のメッシュに適合させるようにサンプリングするメッシュ調整部をさらに備える、請求項３または請求項５記載のシミュレーション装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003047078A JP4266668B2 (ja) | 2003-02-25 | 2003-02-25 | シミュレーション装置 |
| TW092119213A TWI254371B (en) | 2003-02-25 | 2003-07-15 | Simulator |
| US10/630,775 US7363207B2 (en) | 2003-02-25 | 2003-07-31 | Simulator for a chemical mechanical polishing |
| DE10345194A DE10345194A1 (de) | 2003-02-25 | 2003-09-29 | Simulator für chemisch/mechanisches Polieren |
| KR1020030074477A KR100580022B1 (ko) | 2003-02-25 | 2003-10-24 | 시뮬레이션 장치 |
| CNB2003101026424A CN1306563C (zh) | 2003-02-25 | 2003-10-27 | 模拟装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003047078A JP4266668B2 (ja) | 2003-02-25 | 2003-02-25 | シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004259830A true JP2004259830A (ja) | 2004-09-16 |
| JP4266668B2 JP4266668B2 (ja) | 2009-05-20 |
Family
ID=32866559
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003047078A Expired - Fee Related JP4266668B2 (ja) | 2003-02-25 | 2003-02-25 | シミュレーション装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US7363207B2 (ja) |
| JP (1) | JP4266668B2 (ja) |
| KR (1) | KR100580022B1 (ja) |
| CN (1) | CN1306563C (ja) |
| DE (1) | DE10345194A1 (ja) |
| TW (1) | TWI254371B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004683A (ja) * | 2006-06-21 | 2008-01-10 | Fujitsu Ltd | 膜厚予測プログラム、記録媒体、膜厚予測装置および膜厚予測方法 |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8136168B2 (en) * | 2006-05-15 | 2012-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | System and method for design-for-manufacturability data encryption |
| US8336002B2 (en) * | 2006-05-15 | 2012-12-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | IC design flow enhancement with CMP simulation |
| US7685558B2 (en) * | 2006-05-15 | 2010-03-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for detection and scoring of hot spots in a design layout |
| US7805692B2 (en) * | 2006-05-15 | 2010-09-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for local hot spot fixing |
| US20070266360A1 (en) * | 2006-05-15 | 2007-11-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal Thickness Simulation for Improving RC Extraction Accuracy |
| US7954072B2 (en) * | 2006-05-15 | 2011-05-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Model import for electronic design automation |
| US7725861B2 (en) * | 2006-05-15 | 2010-05-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method, apparatus, and system for LPC hot spot fix |
| KR100827442B1 (ko) | 2006-09-22 | 2008-05-06 | 삼성전자주식회사 | 공정 관리 방법 및 공정 관리 시스템 |
| KR100827698B1 (ko) * | 2006-11-21 | 2008-05-07 | 삼성전자주식회사 | 씨엠피의 공정 수행을 위한 셋업 방법 및 장치 |
| US7904844B2 (en) * | 2007-03-30 | 2011-03-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | System, method, and computer program product for matching cell layout of an integrated circuit design |
| US7788612B2 (en) * | 2007-03-30 | 2010-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | System, method, and computer program product for matching cell layout of an integrated circuit design |
| US7974728B2 (en) * | 2007-05-04 | 2011-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | System for extraction of key process parameters from fault detection classification to enable wafer prediction |
| US8145337B2 (en) * | 2007-05-04 | 2012-03-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methodology to enable wafer result prediction of semiconductor wafer batch processing equipment |
| TWI321503B (en) | 2007-06-15 | 2010-03-11 | Univ Nat Taiwan Science Tech | The analytical method of the effective polishing frequency and number of times towards the polishing pads having different grooves and profiles |
| US7783999B2 (en) * | 2008-01-18 | 2010-08-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Electrical parameter extraction for integrated circuit design |
| US8037575B2 (en) * | 2008-02-28 | 2011-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for shape and timing equivalent dimension extraction |
| JP4561904B2 (ja) * | 2008-08-07 | 2010-10-13 | ソニー株式会社 | 膜厚予測方法、レイアウト設計方法、露光用マスクのマスクパターン設計方法、及び、半導体集積回路の作製方法 |
| US8001494B2 (en) * | 2008-10-13 | 2011-08-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Table-based DFM for accurate post-layout analysis |
| JP5262663B2 (ja) * | 2008-12-11 | 2013-08-14 | 富士通株式会社 | 研磨予測評価装置、研磨予測評価方法、研磨予測評価プログラム |
| US8806386B2 (en) * | 2009-11-25 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Customized patterning modulation and optimization |
| US8745554B2 (en) * | 2009-12-28 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Practical approach to layout migration |
| US8918745B2 (en) * | 2013-03-14 | 2014-12-23 | Globalfoundries Inc. | Stitch insertion for reducing color density differences in double patterning technology (DPT) |
| CN104123428B (zh) * | 2014-08-14 | 2017-08-11 | 中国科学院微电子研究所 | Cmp工艺仿真方法及其仿真系统 |
| CN106294936B (zh) * | 2016-07-28 | 2019-10-22 | 上海华力微电子有限公司 | 一种化学机械研磨模拟方法 |
| JP6959831B2 (ja) * | 2017-08-31 | 2021-11-05 | 株式会社日立製作所 | 計算機、処理の制御パラメータの決定方法、代用試料、計測システム、及び計測方法 |
| CN112331561B (zh) * | 2020-11-20 | 2024-04-26 | 上海华力集成电路制造有限公司 | 提高化学机械研磨良率的方法 |
| CN115771102B (zh) * | 2022-11-30 | 2024-02-27 | 大连理工大学 | 一种应用于双面研磨工艺的数字孪生系统 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10247206A (ja) | 1997-03-04 | 1998-09-14 | Hitachi Ltd | 半導体集積回路装置の設計方法および設計装置 |
| WO1999025520A1 (en) | 1997-11-18 | 1999-05-27 | Speedfam-Ipec Corporation | Method and apparatus for modeling a chemical mechanical polishing process |
| EP1090329A4 (en) * | 1998-04-30 | 2002-09-25 | Nikon Corp | ALIGNMENT SIMULATION |
| US6169931B1 (en) * | 1998-07-29 | 2001-01-02 | Southwest Research Institute | Method and system for modeling, predicting and optimizing chemical mechanical polishing pad wear and extending pad life |
| KR100297732B1 (ko) * | 1999-06-21 | 2001-11-01 | 윤종용 | 반도체 소자의 소정 물질층의 패턴밀도를 구하는 방법 및 이를 이용한 화학기계적 연마의 시뮬레이션 방법 |
| FR2810915B1 (fr) | 2000-07-03 | 2002-10-04 | St Microelectronics Sa | Procede de determination de la duree de polissage de la surface d'une plaquette de circuits integres |
| JP3990981B2 (ja) * | 2000-12-15 | 2007-10-17 | ケイエルエイ−テンコー コーポレイション | 基板を検査するための方法及び装置 |
| DE10065380B4 (de) * | 2000-12-27 | 2006-05-18 | Infineon Technologies Ag | Verfahren zur Charakterisierung und Simulation eines chemisch-mechanischen Polier-Prozesses |
| DE10136742A1 (de) | 2001-07-27 | 2003-02-13 | Infineon Technologies Ag | Verfahren zum Charakterisieren der Planarisierungseigenschaften einer Verbrauchsmittelkombination in einem chemisch-mechanischen Polierprozeß, Simulationsverfahren und Polierverfahren |
| JP4876345B2 (ja) * | 2001-08-22 | 2012-02-15 | 株式会社ニコン | シミュレーション方法及び装置、並びに、これを用いた研磨方法及び装置 |
| US7030997B2 (en) * | 2001-09-11 | 2006-04-18 | The Regents Of The University Of California | Characterizing aberrations in an imaging lens and applications to visual testing and integrated circuit mask analysis |
| JP3790966B2 (ja) * | 2002-05-01 | 2006-06-28 | 株式会社ルネサステクノロジ | 半導体素子表面の検査方法および検査装置 |
| US20040005769A1 (en) * | 2002-07-03 | 2004-01-08 | Cabot Microelectronics Corp. | Method and apparatus for endpoint detection |
| US6711732B1 (en) * | 2002-07-26 | 2004-03-23 | Taiwan Semiconductor Manufacturing Company | Full sized scattering bar alt-PSM technique for IC manufacturing in sub-resolution era |
-
2003
- 2003-02-25 JP JP2003047078A patent/JP4266668B2/ja not_active Expired - Fee Related
- 2003-07-15 TW TW092119213A patent/TWI254371B/zh not_active IP Right Cessation
- 2003-07-31 US US10/630,775 patent/US7363207B2/en active Active
- 2003-09-29 DE DE10345194A patent/DE10345194A1/de not_active Ceased
- 2003-10-24 KR KR1020030074477A patent/KR100580022B1/ko not_active IP Right Cessation
- 2003-10-27 CN CNB2003101026424A patent/CN1306563C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008004683A (ja) * | 2006-06-21 | 2008-01-10 | Fujitsu Ltd | 膜厚予測プログラム、記録媒体、膜厚予測装置および膜厚予測方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1306563C (zh) | 2007-03-21 |
| US7363207B2 (en) | 2008-04-22 |
| TWI254371B (en) | 2006-05-01 |
| US20040167755A1 (en) | 2004-08-26 |
| KR100580022B1 (ko) | 2006-05-12 |
| TW200416858A (en) | 2004-09-01 |
| JP4266668B2 (ja) | 2009-05-20 |
| CN1525537A (zh) | 2004-09-01 |
| KR20040076568A (ko) | 2004-09-01 |
| DE10345194A1 (de) | 2004-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4266668B2 (ja) | シミュレーション装置 | |
| JP6509212B2 (ja) | プロセス誘起による歪みの予測、ならびにオーバーレイ誤差のフィードフォワード及びフィードバック修正 | |
| JP6042442B2 (ja) | ウェーハ幾何形状メトリックを用いるオーバーレイ及び半導体プロセス制御 | |
| US20150170904A1 (en) | Scanner overlay correction system and method | |
| TWI687897B (zh) | 用於圖案化晶圓量測之混合相展開系統及方法 | |
| KR101487590B1 (ko) | 스캐너 오버레이 정정 시스템 및 방법 | |
| KR100510043B1 (ko) | 마스크 데이터 가공 장치 | |
| KR20170091721A (ko) | 간섭측정을 이용한 웨이퍼 내의 임계 치수 문제 및 패턴 결함의 예측 및 제어 | |
| KR102235662B1 (ko) | 최적의 집적 칩 제조 성능을 위한 향상된 패터닝된 웨이퍼 지오메트리 측정 기반 설계 개선 | |
| CN108875107B (zh) | 一种FinFET器件浅沟道隔离的平坦化仿真方法及系统 | |
| US7949981B2 (en) | Via density change to improve wafer surface planarity | |
| JP2003224098A (ja) | 配線の設計方法、プログラムおよびそのプログラムを記録した記録媒体 | |
| CN110807273B (zh) | 基于半导体晶片的局部畸变的确定的全局晶片畸变的改善 | |
| JP2023009475A (ja) | 粗さ解析のための方法及び情報処理システム | |
| JP4562374B2 (ja) | 転写用マスクデータ補正装置 | |
| TWI846977B (zh) | 處理條件推定裝置、處理條件推定方法以及處理條件推定記錄媒體 | |
| US20220020649A1 (en) | Wavelet System and Method for Ameliorating Misregistration and Asymmetry of Semiconductor Devices | |
| JP2007088145A (ja) | 半導体装置の製造方法、パターン補正方法およびプログラム | |
| JP2008047574A (ja) | 半導体装置の製造方法および製造システム | |
| JP2010247284A (ja) | 平坦化加工方法、平坦化加工量算出方法およびその算出プログラム | |
| Choi et al. | Planarization Specification for 22nm and beyond BEOL CMP |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060206 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080710 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080729 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080925 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080925 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090217 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090217 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4266668 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120227 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130227 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140227 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |