JP3790966B2 - 半導体素子表面の検査方法および検査装置 - Google Patents
半導体素子表面の検査方法および検査装置 Download PDFInfo
- Publication number
- JP3790966B2 JP3790966B2 JP2002129801A JP2002129801A JP3790966B2 JP 3790966 B2 JP3790966 B2 JP 3790966B2 JP 2002129801 A JP2002129801 A JP 2002129801A JP 2002129801 A JP2002129801 A JP 2002129801A JP 3790966 B2 JP3790966 B2 JP 3790966B2
- Authority
- JP
- Japan
- Prior art keywords
- altitude
- polishing
- semiconductor element
- film
- hej
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B37/00—Lapping machines or devices; Accessories
- B24B37/005—Control means for lapping machines or devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B49/00—Measuring or gauging equipment for controlling the feed movement of the grinding tool or work; Arrangements of indicating or measuring equipment, e.g. for indicating the start of the grinding operation
- B24B49/12—Measuring or gauging equipment for controlling the feed movement of the grinding tool or work; Arrangements of indicating or measuring equipment, e.g. for indicating the start of the grinding operation involving optical means
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子表面の検査方法および検査装置に係り、特に、化学機械研磨法により処理された半導体表面の標高を効率よく検査する方法に関する。
【０００２】
【従来の技術】
半導体素子の平坦化プロセスとして、化学機械研磨法(Chemical Mechanical Polishing法，ＣＭＰ法)が一般化している。ＣＭＰプロセスでは、半導体デバイス上に形成された酸化膜や金属膜の表面上の凹凸を研磨して平坦化するプロセスである。
【０００３】
ＣＭＰプロセスによって処理前には最大で数１００ｎｍであった段差が処理後には数１０ｎｍ程度まで減少する。ＣＭＰ処理による平坦化の効果を調べるため様々な表面測定やシミュレーション手法が適用されている。
【０００４】
(１)特開２０００−３０６８７１号公報，特開平１１−１８６２０５号公報などは、シミュレーションによってＣＭＰ研磨後の標高を予測する方法を示している。
【０００５】
(２)特開２００１−２１３１７号公報は、光学的測定によってＣＭＰ研磨標高を検査する手段を示している。
【０００６】
(３)特開２０００−３３２０７３号公報は、半導体基板の検査方法および検査装置を示している。
【０００７】
(４)特開平０５−２５１５２４号公報は、マスクデータを使って接触式測定装置の計測位置を決める方法を示している。
【０００８】
【発明が解決しようとする課題】
ＣＭＰ研磨後の凹凸をシミュレーションにより予測する方法は、上記公知例(１)の他にも多数の文献に記載されており、特に、酸化膜ＣＭＰの研磨に関しては、研究が進んでいる。しかし、シミュレーションだけで半導体素子表面の標高を予測した場合、プロセスの微妙な変化に対応してシミュレーションのパラメータが変動するので、標高が常に数ｎｍ〜十数ｎｍ以内の精度で得られるとは限らない。
【０００９】
上記公知例(２)は、ＣＭＰ研磨後の凹凸を測定により評価する。ＣＭＰ研磨後の凹凸の評価には、μｍオーダの位置分解能とｎｍオーダの高さ分解能とが必要であり、半導体素子すなわち半導体チップ全体またはウエハ全体を評価するには、数１０分〜数時間以上の時間を要する。したがって、研磨対象となるウエハ全ての検査は、スループットを著しく悪化させるため、実行が困難である。
【００１０】
上記公知例(３)の半導体基板の検査方法も、長い計測時間を要するので、全数のウエハの詳細な検査は、困難である。
【００１１】
上記公知例(４)にも、同様の問題がある。
【００１２】
本発明の目的は、研磨した半導体素子表面の標高分布をチップ表面内数点における測定データに基づき効率よく計測する手段を備えた半導体素子表面の検査方法および検査装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明は、上記目的を達成するために、半導体素子の露光マスクデータを任意の領域に分割し、露光マスクデータの任意の領域jにおいて領域jの面積Ｓjと領域j中のパターンが存在する部分の面積Ｐjとの比ρj＝Ｐj/Ｓjを算出し、前記比ρj，研磨前の半導体素子表面の段差の大きさｈ，化学機械研磨装置の研磨速度Ｋ，研磨パッドのヤング率Ｇ，応力関数の半値幅Rc，研磨パッドの厚さｄを入力パラメータとするシミュレーションにより化学機械研磨後の標高Ｈjを求め、少なくとも２つの分割領域において標高Ｈejを測定し、前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとを比較し、前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとが少なくとも一部の領域で一致するまで研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を変更し、前記変更により求めた新たな研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を用いて研磨後の標高をシミュレートし前記測定した標高Ｈejが存在しない領域の標高を決定する半導体素子表面の検査方法を提案する。
【００１４】
この発明によれば、半導体チップまたは半導体ウエハのごく一部の領域を測定することにより、半導体チップまたは半導体ウエハの全領域の標高分布を知ることが可能となり、測定時間を大幅に短縮できる。
【００１５】
研磨対象が酸化ケイ素膜または水素，炭素，リン，フッ素の少なくとも一種を含む酸化ケイ素膜である場合、応力関数の半値幅Rcの値として０.５ｍｍ〜２.０ｍｍの値を用い、Ｋ×Ｇの値を研磨パッドが半導体素子表面に接触する圧力Ｐと研磨パッドの厚さｄで割った値Ｋ×Ｇ/(Ｐ×ｄ)が０.０１６〜０.０５までの値を用いることができる。
【００１６】
この発明によれば、検査精度(位置，高さ精度)を維持しつつ、測定から標高分布を決定するまでの時間を短縮できる。
【００１７】
誤差評価関数Σj(Ｈj−Ｈej)２を最小にする前記研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を最小二乗法により求め、厚さｄの値と最小二乗法により求めた研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値とを用いて半導体チップまたはウエハ上の任意の点における化学機械研磨後の標高を求めることも可能である。
【００１８】
この発明によれば、研磨後の標高分布をより短い時間で予測できる。
【００１９】
測定を実行する前に化学機械研磨後の標高が最も低い点および最も高い点を計算し、前記標高が最も低い点および高い点を前記標高Ｈejの測定対象領域として選択することができる。
【００２０】
この発明によれば、チップまたはウエハ上の標高分布のレンジを精度良く知ることが可能となる。
【００２１】
前記露光マスクデータが研磨対象層より下層に存在する少なくとも一層の露光マスクデータを含むことも可能である。
【００２２】
この発明によれば、下層の凹凸の影響を考慮した標高分布の予測が可能となり、多層膜であっても高い標高予測精度を保証できる。
【００２３】
分割領域は、より具体的には、０.５μｍ〜２５０μｍ角の正方形とする。
【００２４】
この発明によれば、不必要に多くの計算を実行せずに、標高分布を得ることが可能となる。
【００２５】
研磨対象膜は、オゾン−TEOS(Tetraethylorthosilicate)膜，プラズマTEOS膜，高密度プラズマＣＶＤ膜，スピンコート絶縁膜，窒化シリコン膜，めっきＣｕ膜，タングステン膜，タンタル膜，ルテニウム膜および窒化チタン膜またはこれらの組み合わせである。
【００２６】
この発明によれば、様々な膜が単層形成されまたは積層形成された半導体素子表面の標高検査が可能となる。
【００２７】
標高の測定方法は、触針法，光学的測定法，電気抵抗測定法，走査型電子顕微鏡のいずれかまたはこれらの組み合わせである。
【００２８】
この発明によれば、半導体ウエハまたは半導体チップに応じて、最適な標高測定方法を選択できる。
【００２９】
本発明は、また、半導体素子の露光マスクデータを任意の領域に分割し露光マスクデータの任意の領域jにおいて領域jの面積Ｓjと領域j中のパターンが存在する部分の面積Ｐjとの比ρj＝Ｐj/Ｓjを算出する手段と、前記比ρj，研磨前の半導体素子表面の段差の大きさｈ，化学機械研磨装置の研磨速度Ｋ，研磨パッドのヤング率Ｇ，応力関数の半値幅Rc，研磨パッドの厚さｄを入力パラメータとするシミュレーションにより化学機械研磨後の標高Ｈjを求める手段と、少なくとも２つの分割領域において標高Ｈejを測定する標高測定手段と、前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとを比較する手段と、前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとが少なくとも一部の領域で一致するまで研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を変更する手段と、前記変更により求めた新たな研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を用いて研磨後の標高をシミュレートし前記測定した標高Ｈejが存在しない領域の標高を決定する手段とからなる半導体素子表面の検査装置を提案する。
【００３０】
この発明によれば、半導体チップまたは半導体ウエハのごく一部の領域を標高測定手段によって測定すれば、半導体チップまたはウエハの全領域の標高分布を知ることが可能となり、測定時間を大幅に短縮できる。また、得られる測定結果は、標高精度，位置精度ともに、用いた表面測定装置に匹敵する。
【００３１】
前記標高測定手段は、触針法，光学的測定法，電気抵抗測定法，走査型電子顕微鏡の少なくとも一つを含む標高測定手段である。
【００３２】
この発明によれば、半導体ウエハまたは半導体チップに応じて、最適な標高測定手段を選択できる。
【００３３】
【発明の実施の形態】
次に、図１〜図９を参照して、本発明による半導体素子表面の検査方法を説明する。
【００３４】
【実施形態１】
本実施形態１において、シミュレーションに使用する基礎式は、土肥俊郎編著『半導体ＣＭＰ技術』，P162〜またはB.Stine et.al. “A closed-form analytic model for ILD thickness variation in CMP process"，Prc. CMP-MIC， Santa Clara(Feb. 1997)に記載された式またはこれを変形した式とする。
【００３５】
酸化膜に関するシミュレーション手法は、現在までに多数の理論式が提出されている。本実施形態１では、少なくとも半導体素子のマスクデータ(GDSIIフォーマットのデータ)と、半導体素子表面の段差の大きさｈと、化学機械研磨装置のパターン密度１００%のウエハ研磨速度Ｋを入力情報とするシミュレーションを用いる。
【００３６】
図１は、本発明によるＣＭＰ研磨後の半導体素子表面の検査方法の処理手順を示すフローチャートである。研磨対象は、アルミ配線上に形成されたオゾン−TEOS酸化膜とする。半導体素子は、１０ｍｍ角のテストチップである。
【００３７】
ステップ１で、アルミ配線のマスクデータを読み込む。マスクデータは、GDSIIフォーマットで作成されている。GDSIIフォーマットのマスクデータによれば、チップ上のどの位置座標にアルミ配線が存在するかを１〜１０ｎｍの位置精度で判断できる。
【００３８】
ステップ２で、アルミ配線上の酸化膜deposition形状を予測する。研磨対象が、アルミ配線ではなく、オゾン−TEOS膜であるから、deposition形状の予測が必要となる。
【００３９】
図２は、アルミ配線パターンおよびオゾン−TEOS酸化膜deposition後の凸形状パターンの平面図である。図２の白い部分が凸形状となっている部分であり、黒い部分が凹形状となっている部分である。
【００４０】
オゾン−TEOS膜がアルミ配線上にdepositすると、凸形状の領域(図２中の白い部分)がアルミ配線そのものより拡大する。この拡大領域の求め方は、周知であり、例えば、特開平１１−１８６２０５号公報等に詳細に示されている。
【００４１】
ステップ３で、オゾン−TEOS酸化膜がdepositした後の凸領域がチップ内の各領域で占める面積の比率ρjを求める。
【００４２】
図３は、半導体チップの領域分割方法の一例を示す平面図である。図３に示すように、１０ｍｍ角のチップ３１を１００μｍ角の正方形の分割領域３２に分割する。チップ３１は、計１００００個の分割領域に分割される。それぞれの小領域に１〜１０００００までの番号(j)を付けて、分割領域の重心座標を記憶しておく。また、各分割領域３２において凸パターンが占める割合を計算し、ρjとして記憶しておく。
【００４３】
ステップ４で、チップの測定点の座標ｒ１，ｒ２，ｒ３…ｒnとその測定点における標高の値Ｈe(１)，Ｈe(２)，Ｈe(３)…Ｈe(n)を読み込む。
【００４４】
ステップ５で、測定点の座標と測定点数nは、測定前の段階で決めておく。本実施形態１では、n=４とした。測定点の座標を決める場合、シミュレーションにおける分割領域の重心座標jと一致させておく。測定点の座標ｒ1〜ｒnを決める。本実施形態１では、光学式膜厚計を用いて、前記測定点１〜ｎにおける表面標高Ｈe1〜Ｈenを実測する。
【００４５】
ステップ６で、パラメータの初期値を読み込む。パラメータの詳細については、後述する。
【００４６】
ステップ７で、段差ｈ0，酸化膜のdeposition膜厚Ｈ0を読み込む。
【００４７】
ステップ８で、関数Ｆによってρjの値を平均化パターン密度ρ'jに変換する。
番号jの分割領域の重心座標をｒjとすると、
ρ'j＝Σr'{F(rj+r'，Rc)(ρj(rj+r'))}/Σr'{F(Rc，rj+r')}
となる。Ｆ(ｒ，Rc)は、ガウス型関数，２次関数，指数関数などである。ここでは、ガウス型関数を採用する。Rcは、応力関数Ｆの半値幅である。Rcが大きくなるほど、注目点から離れた部位のρjが、研磨速度に寄与する。酸化膜ＣＭＰの場合には、ｍｍオーダの値を持つ。初期値は、１.５ｍｍとする。ｒ'は、Rcよりも十分大きな値である。ここでは、４ｍｍとする。
【００４８】
ステップ９で、ステップ８において求めたρ'jを用い、次の式
t<tcにおいて、
Hj＝H0-[tcK/ρ'j+K(t-tc)+(1-ρ'j)h1(1-exp(-(t-tc)/τ)]
t≧tcにおいて、
Hj＝H0−Kt/ρ'j …(１)
により研磨後の標高を求める。ここで、
tc=ρ'j２ho/Ｋ
h1=h0(１-ρ'j)
1/τ＝βVG/ｄ(＝KG/Ｐd)
β：Preston定数
Ｖ：接触速度
Ｋ：パターン密度１００%の時の研磨速度
Ｇ：研磨パッドのヤング率
Ｐ：研磨パッドにかかる圧力
ｄ：研磨パッドの厚さ
H0：酸化膜のdeposition厚さ
h0：研磨前の段差
である。標高Ｈjは、アルミ配線上部の高さを原点とする。
【００４９】
図４は、アルミ配線４１とアルミ配線上４１上にdepositしたオゾン−TEOS酸化膜４２の構造を示す断面図である。図４に示したように、H0は、アルミ配線上部を基準とした酸化膜厚さであり、本実施形態１では、１０００ｎｍである。
【００５０】
h0は、酸化膜上に存在する段差を表す。本実施形態１においては、hoの大きさは、ほぼアルミ配線の高さと同じ(５００ｎｍ)とした。
【００５１】
(１)式を用いて、測定点が存在する座標における標高Ｈjを算出し、記憶する。
【００５２】
ステップ１０で、次式により、シミュレートした標高Ｈ(j)と測定した標高Ｈe(j)との誤差Cvを計算する。
Cv=Σj= １ n|Ｈ(j)−Ｈe(j)|/n
を計算する。
【００５３】
誤差Cvが、規定値(本実施形態１では１０ｎｍ)より大きければ、ステップ１１で、パラメータ研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を変更し、ステップ８からのシミュレーションを繰り返す。
【００５４】
パラメータは、trial-and-error法により順次変更する。本実施形態１では、Ｋと１/τ(=KG/Ｐd)をパラメータとする。(１/τ)およびＫに関しては、パラメータに関する微分式が得られるので、最小二乗法によって変更させてもよい。本実施形態１においては、試行回数５回で収束に至った。その結果、Rc=１.５０[ｍｍ]，１/τ=０.００４[１/ｓ]を得た。
【００５５】
誤差Cvが、規定値(本実施形態１では１０ｎｍ)以下になれば、収束したと判断して、ステップ１２で、全分割領域(j=１〜１００００)におけるＨjを算出する。
【００５６】
ステップ１３で、各分割領域ｊの重心座標と研磨後の標高Hjとを出力する。
【００５７】
図５は、全チップ領域を測定した結果と本実施形態１により標高を求めた結果とを比較して示す図である。図５では、標高を小さい方から昇順にならべてプロットしている。測定点４点について、測定した結果とシミュレーションの結果とが誤差１０ｎｍ以内で一致するようにシミュレートすると、標高分布全体を誤差１０ｎｍ〜１５ｎｍ程度で評価できることが分かる。
【００５８】
ＲＩＳＣワークステーションを用いて計算した場合、４点の測定に要した時間は、実質数１０秒程度であり、パラメータの更新およびシミュレーションに要した時間は、５０秒程度であった。
【００５９】
同じ解像度すなわちチップ内を１００００分割して測定した場合に要する時間は、数時間以上である。
【００６０】
本実施形態１によれば、検査に必要な測定点を削減でき、表面標高の決定に必要な時間を１/１００程度まで短縮できる。また、総合検査精度も用いた測定装置に匹敵する。
【００６１】
【実施形態２】
本実施形態２においては、実施形態１で述べたように、変更するパラメータとして１/τを採用する場合、すなわちＫ×Ｇ/(Ｐ×ｄ)をパラメータとして用いる。ここでは、水素，炭素，リン，フッ素のうちいずれかを含む酸化膜(酸化ケイ素膜)を研磨対象とする。
【００６２】
このような酸化膜では、１/τ＝０.０１６〜０.０５[１/ｓ]を初期値として用いると、試行回数を削減できる。また、Rc＝０.５ｍｍ〜２.０ｍｍを初期値として用いると、試行回数を１０回以内に抑制できる。
【００６３】
【実施形態３】
実施形態１において、測定の結果とシミュレーションの結果との誤差を評価する関数として、Cv=(１/n)Σj=１n(Ｈj−Ｈej)２を使用し、最小二乗法により、誤差Cvが最小になるようにパラメータRc，Ｋ，Ｇ，ｄ(または１/τ)を決定しても、同様の効果が得られる。
【００６４】
【実施形態４】
本発明におけるシミュレーションでは、分割領域の数を増やすと、計算量がそれに比例して増加する。通常、酸化膜のＣＭＰでは、数１０μｍ〜１００μｍ程度の解像度があれば、十分に実用的である。
【００６５】
実施形態１におけるシミュレーションでは、解像度を２５０μｍとした場合でも標高誤差は、１８ｎｍ以内であった。
【００６６】
一方、窒化ケイ素膜の研磨工程が含まれる場合についても、最大で０.５μｍ程度の解像度があれば、十分であることが分かっている。
【００６７】
そこで、本実施形態４においては、分割領域を０.５μｍ〜２５０μｍ角の正方形とすれば、必要以上の計算をせず、標高分布を正確かつ迅速に予測できる。
【００６８】
【実施形態５】
図６は、測定前にシミュレーションによりチップ内またはウエハ内の最高標高位置および最低標高位置の座標を予め予測し、測定時にこの２点を含む複数の測定点を選択する検査方法の処理手順を示すフローチャートである。
【００６９】
ステップ６１において、シミュレーションにより、チップ内の最低標高の座標ｒminと最大標高の座標ｒmaxとを求める。
【００７０】
ステップ６２において、測定点の数を最少にしたい場合には、この２点だけを用いる。
【００７１】
ステップ６３において、この２点の座標における研磨後の標高を光学式膜厚計で測定する。
【００７２】
この２点の測定結果を使って、実施形態１における処理手順と同様に、シミュレーションパラメータを決定し、チップ全領域(計１００００点)の研磨後の標高を決定した。
【００７３】
その結果、測定値との間に生じた誤差は、全領域で１５ｎｍ以内であり、ほぼ４点の測定値を用いた実施形態１と比較して、遜色のない精度が得られた。
【００７４】
本実施形態５は、チップ内の最大標高座標および最低標高座標の標高点をほぼ確実に再現できるので、チップ内標高のレンジを出す場合に適している。
【００７５】
本実施形態５によれば、研磨後の標高分布のレンジを精度良くかつ短い時間で知ることができる。
【００７６】
【実施形態６】
本実施形態６では、露光マスクデータとして研磨対象層よりも下層に存在する少なくとも一部の露光マスクデータを用いる。
【００７７】
図７は、多層のオゾン−TEOS酸化膜を積層した試験用半導体チップの断面の概略構造を示す図である。
【００７８】
図７の試験用半導体チップには、３層のアルミ配線パターン７１〜７３が存在し、これに対応して３層のオゾン−TEOS酸化膜７４〜７６が積層されている。
【００７９】
本実施形態６で研磨対象とする膜は、オゾン−TEOS酸化膜７６である。オゾン−TEOS酸化膜７６は、下層のＣＭＰ処理を実施していないオゾン−TEOS酸化膜７４，７５の凹凸の影響を受けている。
【００８０】
このような積層膜において、アルミ配線パターン７３だけを考慮して、実施形態１に示した処理手順を実行しても、精度の良い結果が得られないと予想される。
【００８１】
そこで、オゾン−TEOS酸化膜７４，７５に生じた段差分布を研磨前の段差ｈ０に足し込めば、精度の高い研磨後の標高分布が得られないかを試みた。
【００８２】
図８は、多層のオゾン−TEOS酸化膜を積層した試験用半導体チップの標高分布の一例を示す図である。
【００８３】
下層の凹凸を考慮しない場合には、最大および最低標高の測定点付近以外では、数十ｎｍの誤差が生じているのに対して、下層の凹凸を考慮した場合には、ほぼ１０ｎｍ程度の誤差で測定結果を全領域(チップ内１００００点)で再現できていることが判明した。
【００８４】
本実施形態６によれば、多層膜を用いる半導体素子であっても、その表面について高い標高予測精度を保証できる。
【００８５】
【実施形態７】
上記各実施形態において、研磨対象が、金属薄膜であっても、同様の効果が得られる。研磨対象の膜は、オゾン−TEOS(Tetraethylorthosilicate)膜，プラズマTEOS膜，高密度プラズマＣＶＤ膜，スピンコート絶縁膜，窒化シリコン膜，めっきＣｕ膜，タングステン膜，タンタル膜，ルテニウム膜，窒化チタン膜またはこれら薄膜の組み合わせであってもよい。
【００８６】
【実施形態８】
上記各実施形態においては、表面標高を測定する標高測定手段として、反射光の位相シフトを用いて膜厚を予測する光学式膜厚計を用いた。表面標高を測定する標高測定手段は、触針法，光学的測定法，電気抵抗測定法，走査型電子顕微鏡のいずれかまたはこれらの組み合わせであってもよい。
【００８７】
【実施形態９】
図９は、本発明による半導体素子表面の検査装置の構成を示すブロック図である。
【００８８】
本半導体素子表面の検査装置は、製品搬入系９１と、製品搬出系９２と、光学式膜厚計９１５と、測定制御装置９１４と、データ処理装置９１１と、データストレージ９１２と、ディスプレイ装置９１０と、外部サーバ９１３と、キーボード９２０と、それらをつなぐ信号線１１１〜１１５とにより構成されている。
【００８９】
データストレージ９１２は、シミュレーションを実行するソフトウエアと、シミュレーション結果と測定結果とを比較するソフトウエアとを内蔵している。
【００９０】
図１および図９により、半導体素子表面の検査装置の動作を説明する。
【００９１】
外部サーバ９１３は、研磨対象製品に関するGDSIIフォーマットのマスクデータを必要に応じてデータ処理系９１１に送信する。
【００９２】
データ処理系９１１は、それを一旦データストレージ９１２に蓄積した後、最初のシミュレーションを開始する。
【００９３】
シミュレーションにおいて必要なパラメータ初期値，膜厚などのデータは、キーボード９２０から与えることも可能であるが、通常は、GDSIIフォーマットのマスクデータとともに送信しておくことが望ましい。
【００９４】
最初のシミュレーションにより、製品の大まかな標高分布および標高最大の座標および最小の座標(ｒmax，ｒmin)を得ることができる。ここでは、ｒmaxの点とｒminの点のみで測定を実行するので、これら二つの点の座標を測定制御装置９１４に送信する。
【００９５】
測定制御装置９１４は、送信されてきたｒmaxとｒminの座標値を一旦記憶した後、順次ｒmaxとｒminの座標における測定を実行するように、光学式膜厚計９１５に指示する。
【００９６】
光学式膜厚計９１５には、計測対象とする研磨済み製品が製品搬入系９１により搬入され、セットされている。
【００９７】
光学式膜厚計９１５は、座標ｒmax，ｒminにおける標高測定値を測定制御装置９１４に送信する。
【００９８】
測定が終了次第、製品は、製品搬出系９２により搬出される。
【００９９】
測定制御装置９１４は、測定結果をデータ処理系９１１に送る。
【０１００】
データ処理系は、シミュレートした標高Ｈjと測定した標高Ｈejとを比較し、実施形態１に記述した操作により、パラメータRc，Ｋ，Ｇ，ｄまたは１/τを最適化する。
【０１０１】
最適化が終了したら、製品の全領域における研磨後の標高を算出し、データストレージ９１２に蓄える。
【０１０２】
必要な場合には、外部サーバ９１３に研磨後の標高を送出する。
【０１０３】
本実施形態９によれば、半導体製品のごく一部の領域を表面測定装置によって測定すると、製品の全領域の研磨後の標高分布を知ることが可能となる。
【０１０４】
したがって、検査精度を維持しつつ半導体素子表面の検査時間を大幅に短縮できる。
【０１０５】
【発明の効果】
本発明によれば、半導体素子の露光マスクデータを任意の領域に分割し、露光マスクデータの任意の領域jにおいて領域jの面積Ｓjと領域j中のパターンが存在する部分の面積Ｐjとの比ρj＝Ｐj/Ｓjを算出し、比ρj，研磨前の半導体素子表面の段差の大きさｈ，化学機械研磨装置の研磨速度Ｋ，研磨パッドのヤング率Ｇ，応力関数の半値幅Rc，研磨パッドの厚さｄを入力パラメータとするシミュレーションにより化学機械研磨後の標高Ｈjを求め、少なくとも２つの分割領域において標高Ｈejを測定し、化学機械研磨後の標高Ｈjと測定した標高Ｈejとを比較し、化学機械研磨後の標高Ｈjと測定した標高Ｈejとが少なくとも一部の領域で一致するまで研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を変更し、変更により求めた新たな研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を用いて研磨後の標高をシミュレートし測定した標高Ｈejが存在しない領域の標高を決定するので、半導体チップまたは半導体ウエハのごく一部の領域を測定することにより、半導体チップまたは半導体ウエハの全領域の標高分布を知ることが可能となり、測定時間を大幅に短縮できる。
【０１０６】
測定を実行する前に化学機械研磨後の標高が最も低い点および最も高い点を計算し、標高が最も低い点および高い点を標高Ｈejの測定対象領域として選択すると、チップまたはウエハ上の標高分布のレンジを精度良く知ることが可能となる。
【０１０７】
露光マスクデータが研磨対象層より下層に存在する少なくとも一層の露光マスクデータを含むようにすると、下層の凹凸の影響を考慮した標高分布の予測が可能となり、多層膜であっても高い標高予測精度を保証できる。
【図面の簡単な説明】
【図１】本発明によるＣＭＰ研磨後の半導体素子表面の検査方法の処理手順を示すフローチャートである。
【図２】アルミ配線パターンおよびオゾン−TEOS酸化膜deposition後の凸形状パターンの平面図である。
【図３】半導体チップの領域分割方法の一例を示す平面図である。
【図４】アルミ配線４１とアルミ配線上４１上にdepositしたオゾン−TEOS酸化膜４２の構造を示す断面図である。
【図５】全チップ領域を測定した結果と本実施形態１により標高を求めた結果とを比較して示す図である。
【図６】測定前にシミュレーションによりチップ内またはウエハ内の最高標高位置および最低標高位置の座標を予め予測し、測定時にこの２点を含む複数の測定点を選択する検査方法の処理手順を示すフローチャートである。
【図７】多層のオゾン−TEOS酸化膜を積層した試験用半導体チップの断面の概略構造を示す図である。
【図８】多層のオゾン−TEOS酸化膜を積層した試験用半導体チップの標高分布の一例を示す図である。
【図９】本発明による半導体素子表面の検査装置の構成を示すブロック図である。
【符号の説明】
３１ 半導体チップ
３２ 分割領域、
７１〜７３ アルミ配線パターン
７４〜７６ オゾン−TEOS酸化膜
９１ 製品搬入系
９２ 製品搬出系
９１０ ディスプレイ装置
９１１ データ処理装置
９１２ データストレージ
９１３ 外部サーバ
９１４ 測定制御装置
９１５ 光学式膜厚計
９２０ キーボード
１１１〜１１５ 信号線
【発明の属する技術分野】
本発明は、半導体素子表面の検査方法および検査装置に係り、特に、化学機械研磨法により処理された半導体表面の標高を効率よく検査する方法に関する。
【０００２】
【従来の技術】
半導体素子の平坦化プロセスとして、化学機械研磨法(Chemical Mechanical Polishing法，ＣＭＰ法)が一般化している。ＣＭＰプロセスでは、半導体デバイス上に形成された酸化膜や金属膜の表面上の凹凸を研磨して平坦化するプロセスである。
【０００３】
ＣＭＰプロセスによって処理前には最大で数１００ｎｍであった段差が処理後には数１０ｎｍ程度まで減少する。ＣＭＰ処理による平坦化の効果を調べるため様々な表面測定やシミュレーション手法が適用されている。
【０００４】
(１)特開２０００−３０６８７１号公報，特開平１１−１８６２０５号公報などは、シミュレーションによってＣＭＰ研磨後の標高を予測する方法を示している。
【０００５】
(２)特開２００１−２１３１７号公報は、光学的測定によってＣＭＰ研磨標高を検査する手段を示している。
【０００６】
(３)特開２０００−３３２０７３号公報は、半導体基板の検査方法および検査装置を示している。
【０００７】
(４)特開平０５−２５１５２４号公報は、マスクデータを使って接触式測定装置の計測位置を決める方法を示している。
【０００８】
【発明が解決しようとする課題】
ＣＭＰ研磨後の凹凸をシミュレーションにより予測する方法は、上記公知例(１)の他にも多数の文献に記載されており、特に、酸化膜ＣＭＰの研磨に関しては、研究が進んでいる。しかし、シミュレーションだけで半導体素子表面の標高を予測した場合、プロセスの微妙な変化に対応してシミュレーションのパラメータが変動するので、標高が常に数ｎｍ〜十数ｎｍ以内の精度で得られるとは限らない。
【０００９】
上記公知例(２)は、ＣＭＰ研磨後の凹凸を測定により評価する。ＣＭＰ研磨後の凹凸の評価には、μｍオーダの位置分解能とｎｍオーダの高さ分解能とが必要であり、半導体素子すなわち半導体チップ全体またはウエハ全体を評価するには、数１０分〜数時間以上の時間を要する。したがって、研磨対象となるウエハ全ての検査は、スループットを著しく悪化させるため、実行が困難である。
【００１０】
上記公知例(３)の半導体基板の検査方法も、長い計測時間を要するので、全数のウエハの詳細な検査は、困難である。
【００１１】
上記公知例(４)にも、同様の問題がある。
【００１２】
本発明の目的は、研磨した半導体素子表面の標高分布をチップ表面内数点における測定データに基づき効率よく計測する手段を備えた半導体素子表面の検査方法および検査装置を提供することである。
【００１３】
【課題を解決するための手段】
本発明は、上記目的を達成するために、半導体素子の露光マスクデータを任意の領域に分割し、露光マスクデータの任意の領域jにおいて領域jの面積Ｓjと領域j中のパターンが存在する部分の面積Ｐjとの比ρj＝Ｐj/Ｓjを算出し、前記比ρj，研磨前の半導体素子表面の段差の大きさｈ，化学機械研磨装置の研磨速度Ｋ，研磨パッドのヤング率Ｇ，応力関数の半値幅Rc，研磨パッドの厚さｄを入力パラメータとするシミュレーションにより化学機械研磨後の標高Ｈjを求め、少なくとも２つの分割領域において標高Ｈejを測定し、前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとを比較し、前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとが少なくとも一部の領域で一致するまで研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を変更し、前記変更により求めた新たな研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を用いて研磨後の標高をシミュレートし前記測定した標高Ｈejが存在しない領域の標高を決定する半導体素子表面の検査方法を提案する。
【００１４】
この発明によれば、半導体チップまたは半導体ウエハのごく一部の領域を測定することにより、半導体チップまたは半導体ウエハの全領域の標高分布を知ることが可能となり、測定時間を大幅に短縮できる。
【００１５】
研磨対象が酸化ケイ素膜または水素，炭素，リン，フッ素の少なくとも一種を含む酸化ケイ素膜である場合、応力関数の半値幅Rcの値として０.５ｍｍ〜２.０ｍｍの値を用い、Ｋ×Ｇの値を研磨パッドが半導体素子表面に接触する圧力Ｐと研磨パッドの厚さｄで割った値Ｋ×Ｇ/(Ｐ×ｄ)が０.０１６〜０.０５までの値を用いることができる。
【００１６】
この発明によれば、検査精度(位置，高さ精度)を維持しつつ、測定から標高分布を決定するまでの時間を短縮できる。
【００１７】
誤差評価関数Σj(Ｈj−Ｈej)２を最小にする前記研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を最小二乗法により求め、厚さｄの値と最小二乗法により求めた研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値とを用いて半導体チップまたはウエハ上の任意の点における化学機械研磨後の標高を求めることも可能である。
【００１８】
この発明によれば、研磨後の標高分布をより短い時間で予測できる。
【００１９】
測定を実行する前に化学機械研磨後の標高が最も低い点および最も高い点を計算し、前記標高が最も低い点および高い点を前記標高Ｈejの測定対象領域として選択することができる。
【００２０】
この発明によれば、チップまたはウエハ上の標高分布のレンジを精度良く知ることが可能となる。
【００２１】
前記露光マスクデータが研磨対象層より下層に存在する少なくとも一層の露光マスクデータを含むことも可能である。
【００２２】
この発明によれば、下層の凹凸の影響を考慮した標高分布の予測が可能となり、多層膜であっても高い標高予測精度を保証できる。
【００２３】
分割領域は、より具体的には、０.５μｍ〜２５０μｍ角の正方形とする。
【００２４】
この発明によれば、不必要に多くの計算を実行せずに、標高分布を得ることが可能となる。
【００２５】
研磨対象膜は、オゾン−TEOS(Tetraethylorthosilicate)膜，プラズマTEOS膜，高密度プラズマＣＶＤ膜，スピンコート絶縁膜，窒化シリコン膜，めっきＣｕ膜，タングステン膜，タンタル膜，ルテニウム膜および窒化チタン膜またはこれらの組み合わせである。
【００２６】
この発明によれば、様々な膜が単層形成されまたは積層形成された半導体素子表面の標高検査が可能となる。
【００２７】
標高の測定方法は、触針法，光学的測定法，電気抵抗測定法，走査型電子顕微鏡のいずれかまたはこれらの組み合わせである。
【００２８】
この発明によれば、半導体ウエハまたは半導体チップに応じて、最適な標高測定方法を選択できる。
【００２９】
本発明は、また、半導体素子の露光マスクデータを任意の領域に分割し露光マスクデータの任意の領域jにおいて領域jの面積Ｓjと領域j中のパターンが存在する部分の面積Ｐjとの比ρj＝Ｐj/Ｓjを算出する手段と、前記比ρj，研磨前の半導体素子表面の段差の大きさｈ，化学機械研磨装置の研磨速度Ｋ，研磨パッドのヤング率Ｇ，応力関数の半値幅Rc，研磨パッドの厚さｄを入力パラメータとするシミュレーションにより化学機械研磨後の標高Ｈjを求める手段と、少なくとも２つの分割領域において標高Ｈejを測定する標高測定手段と、前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとを比較する手段と、前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとが少なくとも一部の領域で一致するまで研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を変更する手段と、前記変更により求めた新たな研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を用いて研磨後の標高をシミュレートし前記測定した標高Ｈejが存在しない領域の標高を決定する手段とからなる半導体素子表面の検査装置を提案する。
【００３０】
この発明によれば、半導体チップまたは半導体ウエハのごく一部の領域を標高測定手段によって測定すれば、半導体チップまたはウエハの全領域の標高分布を知ることが可能となり、測定時間を大幅に短縮できる。また、得られる測定結果は、標高精度，位置精度ともに、用いた表面測定装置に匹敵する。
【００３１】
前記標高測定手段は、触針法，光学的測定法，電気抵抗測定法，走査型電子顕微鏡の少なくとも一つを含む標高測定手段である。
【００３２】
この発明によれば、半導体ウエハまたは半導体チップに応じて、最適な標高測定手段を選択できる。
【００３３】
【発明の実施の形態】
次に、図１〜図９を参照して、本発明による半導体素子表面の検査方法を説明する。
【００３４】
【実施形態１】
本実施形態１において、シミュレーションに使用する基礎式は、土肥俊郎編著『半導体ＣＭＰ技術』，P162〜またはB.Stine et.al. “A closed-form analytic model for ILD thickness variation in CMP process"，Prc. CMP-MIC， Santa Clara(Feb. 1997)に記載された式またはこれを変形した式とする。
【００３５】
酸化膜に関するシミュレーション手法は、現在までに多数の理論式が提出されている。本実施形態１では、少なくとも半導体素子のマスクデータ(GDSIIフォーマットのデータ)と、半導体素子表面の段差の大きさｈと、化学機械研磨装置のパターン密度１００%のウエハ研磨速度Ｋを入力情報とするシミュレーションを用いる。
【００３６】
図１は、本発明によるＣＭＰ研磨後の半導体素子表面の検査方法の処理手順を示すフローチャートである。研磨対象は、アルミ配線上に形成されたオゾン−TEOS酸化膜とする。半導体素子は、１０ｍｍ角のテストチップである。
【００３７】
ステップ１で、アルミ配線のマスクデータを読み込む。マスクデータは、GDSIIフォーマットで作成されている。GDSIIフォーマットのマスクデータによれば、チップ上のどの位置座標にアルミ配線が存在するかを１〜１０ｎｍの位置精度で判断できる。
【００３８】
ステップ２で、アルミ配線上の酸化膜deposition形状を予測する。研磨対象が、アルミ配線ではなく、オゾン−TEOS膜であるから、deposition形状の予測が必要となる。
【００３９】
図２は、アルミ配線パターンおよびオゾン−TEOS酸化膜deposition後の凸形状パターンの平面図である。図２の白い部分が凸形状となっている部分であり、黒い部分が凹形状となっている部分である。
【００４０】
オゾン−TEOS膜がアルミ配線上にdepositすると、凸形状の領域(図２中の白い部分)がアルミ配線そのものより拡大する。この拡大領域の求め方は、周知であり、例えば、特開平１１−１８６２０５号公報等に詳細に示されている。
【００４１】
ステップ３で、オゾン−TEOS酸化膜がdepositした後の凸領域がチップ内の各領域で占める面積の比率ρjを求める。
【００４２】
図３は、半導体チップの領域分割方法の一例を示す平面図である。図３に示すように、１０ｍｍ角のチップ３１を１００μｍ角の正方形の分割領域３２に分割する。チップ３１は、計１００００個の分割領域に分割される。それぞれの小領域に１〜１０００００までの番号(j)を付けて、分割領域の重心座標を記憶しておく。また、各分割領域３２において凸パターンが占める割合を計算し、ρjとして記憶しておく。
【００４３】
ステップ４で、チップの測定点の座標ｒ１，ｒ２，ｒ３…ｒnとその測定点における標高の値Ｈe(１)，Ｈe(２)，Ｈe(３)…Ｈe(n)を読み込む。
【００４４】
ステップ５で、測定点の座標と測定点数nは、測定前の段階で決めておく。本実施形態１では、n=４とした。測定点の座標を決める場合、シミュレーションにおける分割領域の重心座標jと一致させておく。測定点の座標ｒ1〜ｒnを決める。本実施形態１では、光学式膜厚計を用いて、前記測定点１〜ｎにおける表面標高Ｈe1〜Ｈenを実測する。
【００４５】
ステップ６で、パラメータの初期値を読み込む。パラメータの詳細については、後述する。
【００４６】
ステップ７で、段差ｈ0，酸化膜のdeposition膜厚Ｈ0を読み込む。
【００４７】
ステップ８で、関数Ｆによってρjの値を平均化パターン密度ρ'jに変換する。
番号jの分割領域の重心座標をｒjとすると、
ρ'j＝Σr'{F(rj+r'，Rc)(ρj(rj+r'))}/Σr'{F(Rc，rj+r')}
となる。Ｆ(ｒ，Rc)は、ガウス型関数，２次関数，指数関数などである。ここでは、ガウス型関数を採用する。Rcは、応力関数Ｆの半値幅である。Rcが大きくなるほど、注目点から離れた部位のρjが、研磨速度に寄与する。酸化膜ＣＭＰの場合には、ｍｍオーダの値を持つ。初期値は、１.５ｍｍとする。ｒ'は、Rcよりも十分大きな値である。ここでは、４ｍｍとする。
【００４８】
ステップ９で、ステップ８において求めたρ'jを用い、次の式
t<tcにおいて、
Hj＝H0-[tcK/ρ'j+K(t-tc)+(1-ρ'j)h1(1-exp(-(t-tc)/τ)]
t≧tcにおいて、
Hj＝H0−Kt/ρ'j …(１)
により研磨後の標高を求める。ここで、
tc=ρ'j２ho/Ｋ
h1=h0(１-ρ'j)
1/τ＝βVG/ｄ(＝KG/Ｐd)
β：Preston定数
Ｖ：接触速度
Ｋ：パターン密度１００%の時の研磨速度
Ｇ：研磨パッドのヤング率
Ｐ：研磨パッドにかかる圧力
ｄ：研磨パッドの厚さ
H0：酸化膜のdeposition厚さ
h0：研磨前の段差
である。標高Ｈjは、アルミ配線上部の高さを原点とする。
【００４９】
図４は、アルミ配線４１とアルミ配線上４１上にdepositしたオゾン−TEOS酸化膜４２の構造を示す断面図である。図４に示したように、H0は、アルミ配線上部を基準とした酸化膜厚さであり、本実施形態１では、１０００ｎｍである。
【００５０】
h0は、酸化膜上に存在する段差を表す。本実施形態１においては、hoの大きさは、ほぼアルミ配線の高さと同じ(５００ｎｍ)とした。
【００５１】
(１)式を用いて、測定点が存在する座標における標高Ｈjを算出し、記憶する。
【００５２】
ステップ１０で、次式により、シミュレートした標高Ｈ(j)と測定した標高Ｈe(j)との誤差Cvを計算する。
Cv=Σj= １ n|Ｈ(j)−Ｈe(j)|/n
を計算する。
【００５３】
誤差Cvが、規定値(本実施形態１では１０ｎｍ)より大きければ、ステップ１１で、パラメータ研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を変更し、ステップ８からのシミュレーションを繰り返す。
【００５４】
パラメータは、trial-and-error法により順次変更する。本実施形態１では、Ｋと１/τ(=KG/Ｐd)をパラメータとする。(１/τ)およびＫに関しては、パラメータに関する微分式が得られるので、最小二乗法によって変更させてもよい。本実施形態１においては、試行回数５回で収束に至った。その結果、Rc=１.５０[ｍｍ]，１/τ=０.００４[１/ｓ]を得た。
【００５５】
誤差Cvが、規定値(本実施形態１では１０ｎｍ)以下になれば、収束したと判断して、ステップ１２で、全分割領域(j=１〜１００００)におけるＨjを算出する。
【００５６】
ステップ１３で、各分割領域ｊの重心座標と研磨後の標高Hjとを出力する。
【００５７】
図５は、全チップ領域を測定した結果と本実施形態１により標高を求めた結果とを比較して示す図である。図５では、標高を小さい方から昇順にならべてプロットしている。測定点４点について、測定した結果とシミュレーションの結果とが誤差１０ｎｍ以内で一致するようにシミュレートすると、標高分布全体を誤差１０ｎｍ〜１５ｎｍ程度で評価できることが分かる。
【００５８】
ＲＩＳＣワークステーションを用いて計算した場合、４点の測定に要した時間は、実質数１０秒程度であり、パラメータの更新およびシミュレーションに要した時間は、５０秒程度であった。
【００５９】
同じ解像度すなわちチップ内を１００００分割して測定した場合に要する時間は、数時間以上である。
【００６０】
本実施形態１によれば、検査に必要な測定点を削減でき、表面標高の決定に必要な時間を１/１００程度まで短縮できる。また、総合検査精度も用いた測定装置に匹敵する。
【００６１】
【実施形態２】
本実施形態２においては、実施形態１で述べたように、変更するパラメータとして１/τを採用する場合、すなわちＫ×Ｇ/(Ｐ×ｄ)をパラメータとして用いる。ここでは、水素，炭素，リン，フッ素のうちいずれかを含む酸化膜(酸化ケイ素膜)を研磨対象とする。
【００６２】
このような酸化膜では、１/τ＝０.０１６〜０.０５[１/ｓ]を初期値として用いると、試行回数を削減できる。また、Rc＝０.５ｍｍ〜２.０ｍｍを初期値として用いると、試行回数を１０回以内に抑制できる。
【００６３】
【実施形態３】
実施形態１において、測定の結果とシミュレーションの結果との誤差を評価する関数として、Cv=(１/n)Σj=１n(Ｈj−Ｈej)２を使用し、最小二乗法により、誤差Cvが最小になるようにパラメータRc，Ｋ，Ｇ，ｄ(または１/τ)を決定しても、同様の効果が得られる。
【００６４】
【実施形態４】
本発明におけるシミュレーションでは、分割領域の数を増やすと、計算量がそれに比例して増加する。通常、酸化膜のＣＭＰでは、数１０μｍ〜１００μｍ程度の解像度があれば、十分に実用的である。
【００６５】
実施形態１におけるシミュレーションでは、解像度を２５０μｍとした場合でも標高誤差は、１８ｎｍ以内であった。
【００６６】
一方、窒化ケイ素膜の研磨工程が含まれる場合についても、最大で０.５μｍ程度の解像度があれば、十分であることが分かっている。
【００６７】
そこで、本実施形態４においては、分割領域を０.５μｍ〜２５０μｍ角の正方形とすれば、必要以上の計算をせず、標高分布を正確かつ迅速に予測できる。
【００６８】
【実施形態５】
図６は、測定前にシミュレーションによりチップ内またはウエハ内の最高標高位置および最低標高位置の座標を予め予測し、測定時にこの２点を含む複数の測定点を選択する検査方法の処理手順を示すフローチャートである。
【００６９】
ステップ６１において、シミュレーションにより、チップ内の最低標高の座標ｒminと最大標高の座標ｒmaxとを求める。
【００７０】
ステップ６２において、測定点の数を最少にしたい場合には、この２点だけを用いる。
【００７１】
ステップ６３において、この２点の座標における研磨後の標高を光学式膜厚計で測定する。
【００７２】
この２点の測定結果を使って、実施形態１における処理手順と同様に、シミュレーションパラメータを決定し、チップ全領域(計１００００点)の研磨後の標高を決定した。
【００７３】
その結果、測定値との間に生じた誤差は、全領域で１５ｎｍ以内であり、ほぼ４点の測定値を用いた実施形態１と比較して、遜色のない精度が得られた。
【００７４】
本実施形態５は、チップ内の最大標高座標および最低標高座標の標高点をほぼ確実に再現できるので、チップ内標高のレンジを出す場合に適している。
【００７５】
本実施形態５によれば、研磨後の標高分布のレンジを精度良くかつ短い時間で知ることができる。
【００７６】
【実施形態６】
本実施形態６では、露光マスクデータとして研磨対象層よりも下層に存在する少なくとも一部の露光マスクデータを用いる。
【００７７】
図７は、多層のオゾン−TEOS酸化膜を積層した試験用半導体チップの断面の概略構造を示す図である。
【００７８】
図７の試験用半導体チップには、３層のアルミ配線パターン７１〜７３が存在し、これに対応して３層のオゾン−TEOS酸化膜７４〜７６が積層されている。
【００７９】
本実施形態６で研磨対象とする膜は、オゾン−TEOS酸化膜７６である。オゾン−TEOS酸化膜７６は、下層のＣＭＰ処理を実施していないオゾン−TEOS酸化膜７４，７５の凹凸の影響を受けている。
【００８０】
このような積層膜において、アルミ配線パターン７３だけを考慮して、実施形態１に示した処理手順を実行しても、精度の良い結果が得られないと予想される。
【００８１】
そこで、オゾン−TEOS酸化膜７４，７５に生じた段差分布を研磨前の段差ｈ０に足し込めば、精度の高い研磨後の標高分布が得られないかを試みた。
【００８２】
図８は、多層のオゾン−TEOS酸化膜を積層した試験用半導体チップの標高分布の一例を示す図である。
【００８３】
下層の凹凸を考慮しない場合には、最大および最低標高の測定点付近以外では、数十ｎｍの誤差が生じているのに対して、下層の凹凸を考慮した場合には、ほぼ１０ｎｍ程度の誤差で測定結果を全領域(チップ内１００００点)で再現できていることが判明した。
【００８４】
本実施形態６によれば、多層膜を用いる半導体素子であっても、その表面について高い標高予測精度を保証できる。
【００８５】
【実施形態７】
上記各実施形態において、研磨対象が、金属薄膜であっても、同様の効果が得られる。研磨対象の膜は、オゾン−TEOS(Tetraethylorthosilicate)膜，プラズマTEOS膜，高密度プラズマＣＶＤ膜，スピンコート絶縁膜，窒化シリコン膜，めっきＣｕ膜，タングステン膜，タンタル膜，ルテニウム膜，窒化チタン膜またはこれら薄膜の組み合わせであってもよい。
【００８６】
【実施形態８】
上記各実施形態においては、表面標高を測定する標高測定手段として、反射光の位相シフトを用いて膜厚を予測する光学式膜厚計を用いた。表面標高を測定する標高測定手段は、触針法，光学的測定法，電気抵抗測定法，走査型電子顕微鏡のいずれかまたはこれらの組み合わせであってもよい。
【００８７】
【実施形態９】
図９は、本発明による半導体素子表面の検査装置の構成を示すブロック図である。
【００８８】
本半導体素子表面の検査装置は、製品搬入系９１と、製品搬出系９２と、光学式膜厚計９１５と、測定制御装置９１４と、データ処理装置９１１と、データストレージ９１２と、ディスプレイ装置９１０と、外部サーバ９１３と、キーボード９２０と、それらをつなぐ信号線１１１〜１１５とにより構成されている。
【００８９】
データストレージ９１２は、シミュレーションを実行するソフトウエアと、シミュレーション結果と測定結果とを比較するソフトウエアとを内蔵している。
【００９０】
図１および図９により、半導体素子表面の検査装置の動作を説明する。
【００９１】
外部サーバ９１３は、研磨対象製品に関するGDSIIフォーマットのマスクデータを必要に応じてデータ処理系９１１に送信する。
【００９２】
データ処理系９１１は、それを一旦データストレージ９１２に蓄積した後、最初のシミュレーションを開始する。
【００９３】
シミュレーションにおいて必要なパラメータ初期値，膜厚などのデータは、キーボード９２０から与えることも可能であるが、通常は、GDSIIフォーマットのマスクデータとともに送信しておくことが望ましい。
【００９４】
最初のシミュレーションにより、製品の大まかな標高分布および標高最大の座標および最小の座標(ｒmax，ｒmin)を得ることができる。ここでは、ｒmaxの点とｒminの点のみで測定を実行するので、これら二つの点の座標を測定制御装置９１４に送信する。
【００９５】
測定制御装置９１４は、送信されてきたｒmaxとｒminの座標値を一旦記憶した後、順次ｒmaxとｒminの座標における測定を実行するように、光学式膜厚計９１５に指示する。
【００９６】
光学式膜厚計９１５には、計測対象とする研磨済み製品が製品搬入系９１により搬入され、セットされている。
【００９７】
光学式膜厚計９１５は、座標ｒmax，ｒminにおける標高測定値を測定制御装置９１４に送信する。
【００９８】
測定が終了次第、製品は、製品搬出系９２により搬出される。
【００９９】
測定制御装置９１４は、測定結果をデータ処理系９１１に送る。
【０１００】
データ処理系は、シミュレートした標高Ｈjと測定した標高Ｈejとを比較し、実施形態１に記述した操作により、パラメータRc，Ｋ，Ｇ，ｄまたは１/τを最適化する。
【０１０１】
最適化が終了したら、製品の全領域における研磨後の標高を算出し、データストレージ９１２に蓄える。
【０１０２】
必要な場合には、外部サーバ９１３に研磨後の標高を送出する。
【０１０３】
本実施形態９によれば、半導体製品のごく一部の領域を表面測定装置によって測定すると、製品の全領域の研磨後の標高分布を知ることが可能となる。
【０１０４】
したがって、検査精度を維持しつつ半導体素子表面の検査時間を大幅に短縮できる。
【０１０５】
【発明の効果】
本発明によれば、半導体素子の露光マスクデータを任意の領域に分割し、露光マスクデータの任意の領域jにおいて領域jの面積Ｓjと領域j中のパターンが存在する部分の面積Ｐjとの比ρj＝Ｐj/Ｓjを算出し、比ρj，研磨前の半導体素子表面の段差の大きさｈ，化学機械研磨装置の研磨速度Ｋ，研磨パッドのヤング率Ｇ，応力関数の半値幅Rc，研磨パッドの厚さｄを入力パラメータとするシミュレーションにより化学機械研磨後の標高Ｈjを求め、少なくとも２つの分割領域において標高Ｈejを測定し、化学機械研磨後の標高Ｈjと測定した標高Ｈejとを比較し、化学機械研磨後の標高Ｈjと測定した標高Ｈejとが少なくとも一部の領域で一致するまで研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を変更し、変更により求めた新たな研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を用いて研磨後の標高をシミュレートし測定した標高Ｈejが存在しない領域の標高を決定するので、半導体チップまたは半導体ウエハのごく一部の領域を測定することにより、半導体チップまたは半導体ウエハの全領域の標高分布を知ることが可能となり、測定時間を大幅に短縮できる。
【０１０６】
測定を実行する前に化学機械研磨後の標高が最も低い点および最も高い点を計算し、標高が最も低い点および高い点を標高Ｈejの測定対象領域として選択すると、チップまたはウエハ上の標高分布のレンジを精度良く知ることが可能となる。
【０１０７】
露光マスクデータが研磨対象層より下層に存在する少なくとも一層の露光マスクデータを含むようにすると、下層の凹凸の影響を考慮した標高分布の予測が可能となり、多層膜であっても高い標高予測精度を保証できる。
【図面の簡単な説明】
【図１】本発明によるＣＭＰ研磨後の半導体素子表面の検査方法の処理手順を示すフローチャートである。
【図２】アルミ配線パターンおよびオゾン−TEOS酸化膜deposition後の凸形状パターンの平面図である。
【図３】半導体チップの領域分割方法の一例を示す平面図である。
【図４】アルミ配線４１とアルミ配線上４１上にdepositしたオゾン−TEOS酸化膜４２の構造を示す断面図である。
【図５】全チップ領域を測定した結果と本実施形態１により標高を求めた結果とを比較して示す図である。
【図６】測定前にシミュレーションによりチップ内またはウエハ内の最高標高位置および最低標高位置の座標を予め予測し、測定時にこの２点を含む複数の測定点を選択する検査方法の処理手順を示すフローチャートである。
【図７】多層のオゾン−TEOS酸化膜を積層した試験用半導体チップの断面の概略構造を示す図である。
【図８】多層のオゾン−TEOS酸化膜を積層した試験用半導体チップの標高分布の一例を示す図である。
【図９】本発明による半導体素子表面の検査装置の構成を示すブロック図である。
【符号の説明】
３１ 半導体チップ
３２ 分割領域、
７１〜７３ アルミ配線パターン
７４〜７６ オゾン−TEOS酸化膜
９１ 製品搬入系
９２ 製品搬出系
９１０ ディスプレイ装置
９１１ データ処理装置
９１２ データストレージ
９１３ 外部サーバ
９１４ 測定制御装置
９１５ 光学式膜厚計
９２０ キーボード
１１１〜１１５ 信号線
Claims (10)
- 半導体素子の露光マスクデータを任意の領域に分割し、
露光マスクデータの任意の領域jにおいて領域jの面積Ｓjと領域j中のパターンが存在する部分の面積Ｐjとの比ρj＝Ｐj/Ｓjを算出し、
前記比ρj，研磨前の半導体素子表面の段差の大きさｈ，化学機械研磨装置の研磨速度Ｋ，研磨パッドのヤング率Ｇ，応力関数の半値幅Rc，研磨パッドの厚さｄを入力パラメータとするシミュレーションにより化学機械研磨後の標高Ｈjを求め、
少なくとも２つの分割領域において標高Ｈejを測定し、
前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとを比較し、
前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとが少なくとも一部の領域で一致するまで研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を変更し、
前記変更により求めた新たな研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を用いて研磨後の標高をシミュレートし前記測定した標高Ｈejが存在しない領域の標高を決定する
ことを特徴とする半導体素子表面の検査方法。 - 請求項１に記載の半導体素子表面の検査方法において、
研磨対象が酸化ケイ素膜または水素，炭素，リン，フッ素の少なくとも一種を含む酸化ケイ素膜である場合、応力関数の半値幅Rcの値として０.５ｍｍ〜２.０ｍｍの値を用い、
Ｋ×Ｇの値を研磨パッドが半導体素子表面に接触する圧力Ｐと研磨パッドの厚さｄで割った値Ｋ×Ｇ/(Ｐ×ｄ)が０.０１６〜０.０５までの値を用いる
ことを特徴とする半導体素子表面の検査方法。 - 請求項１または２に記載の半導体素子表面の検査方法において、
誤差評価関数Σj(Ｈj−Ｈej)２を最小にする前記研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を最小二乗法により求め、
厚さｄの値と最小二乗法により求めた研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値とを用いて半導体チップまたはウエハ上の任意の点における化学機械研磨後の標高を求める
ことを特徴とする半導体素子表面の検査方法。 - 請求項１ないし３のいずれか一項に記載の半導体素子表面の検査方法において、
測定を実行する前に化学機械研磨後の標高が最も低い点および最も高い点を計算し、
前記標高が最も低い点および高い点を前記標高Ｈejの測定対象領域として選択する
ことを特徴とする半導体素子表面の検査方法。 - 請求項１ないし４のいずれか一項に記載の半導体素子表面の検査方法において、
前記露光マスクデータが研磨対象層より下層に存在する少なくとも一層の露光マスクデータを含む
ことを特徴とする半導体素子表面の検査方法。 - 請求項１ないし５のいずれか一項に記載の半導体素子表面の検査方法において、
分割領域が０.５μｍ〜２５０μｍ角の正方形である
ことを特徴とする半導体素子表面の検査方法。 - 請求項１ないし６のいずれか一項に記載の半導体素子表面の検査方法において、
研磨対象膜が、オゾン−TEOS(Tetraethylorthosilicate)膜，プラズマTEOS膜，高密度プラズマＣＶＤ膜，スピンコート絶縁膜，窒化シリコン膜，めっきＣｕ膜，タングステン膜，タンタル膜，ルテニウム膜および窒化チタン膜またはこれらの組み合わせである
ことを特徴とする半導体素子表面の検査方法。 - 請求項１ないし７のいずれか一項に記載の半導体素子表面の検査方法において、
標高の測定方法が、触針法，光学的測定法，電気抵抗測定法，走査型電子顕微鏡のいずれかまたはこれらの組み合わせである
ことを特徴とする半導体素子表面の検査方法。 - 半導体素子の露光マスクデータを任意の領域に分割し露光マスクデータの任意の領域jにおいて領域jの面積Ｓjと領域j中のパターンが存在する部分の面積Ｐjとの比ρj＝Ｐj/Ｓjを算出する手段と、
前記比ρj，研磨前の半導体素子表面の段差の大きさｈ，化学機械研磨装置の研磨速度Ｋ，研磨パッドのヤング率Ｇ，応力関数の半値幅Rc，研磨パッドの厚さｄを入力パラメータとするシミュレーションにより化学機械研磨後の標高Ｈjを求める手段と、
少なくとも２つの分割領域において標高Ｈejを測定する標高測定手段と、
前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとを比較する手段と、
前記化学機械研磨後の標高Ｈjと前記測定した標高Ｈejとが少なくとも一部の領域で一致するまで研磨速度Ｋ，ヤング率Ｇ，半値幅Rcの値を変更する手段と、前記変更により求めた新たな研磨速度Ｋ，ヤング率Ｇ，半値幅Rc，厚さｄの値を用いて研磨後の標高をシミュレートし前記測定した標高Ｈejが存在しない領域の標高を決定する手段とからなる半導体素子表面の検査装置。 - 請求項９に記載の半導体素子表面の検査装置において、
前記標高測定手段が、触針法，光学的測定法，電気抵抗測定法，走査型電子顕微鏡の少なくとも一つを含む標高測定手段である
ことを特徴とする半導体素子表面の検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002129801A JP3790966B2 (ja) | 2002-05-01 | 2002-05-01 | 半導体素子表面の検査方法および検査装置 |
| US10/321,603 US6806098B2 (en) | 2002-05-01 | 2002-12-18 | Method and device for assessing surface uniformity of semiconductor device treated by CMP |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002129801A JP3790966B2 (ja) | 2002-05-01 | 2002-05-01 | 半導体素子表面の検査方法および検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003324089A JP2003324089A (ja) | 2003-11-14 |
| JP3790966B2 true JP3790966B2 (ja) | 2006-06-28 |
Family
ID=29267699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002129801A Expired - Fee Related JP3790966B2 (ja) | 2002-05-01 | 2002-05-01 | 半導体素子表面の検査方法および検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6806098B2 (ja) |
| JP (1) | JP3790966B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4266668B2 (ja) * | 2003-02-25 | 2009-05-20 | 株式会社ルネサステクノロジ | シミュレーション装置 |
| US7240313B2 (en) * | 2003-06-27 | 2007-07-03 | Ttm Technologies, Inc. | Method for analyzing material density variations on a multi-layer printed circuit board |
| US7074109B1 (en) | 2003-08-18 | 2006-07-11 | Applied Materials | Chemical mechanical polishing control system and method |
| US6991516B1 (en) * | 2003-08-18 | 2006-01-31 | Applied Materials Inc. | Chemical mechanical polishing with multi-stage monitoring of metal clearing |
| JP2007201256A (ja) * | 2006-01-27 | 2007-08-09 | Renesas Technology Corp | 半導体デバイスの形状予測方法および形状予測システム |
| JP4952155B2 (ja) * | 2006-09-12 | 2012-06-13 | 富士通株式会社 | 研磨条件予測プログラム、記録媒体、研磨条件予測装置および研磨条件予測方法 |
| WO2012081158A1 (ja) * | 2010-12-13 | 2012-06-21 | パナソニック株式会社 | 回路シミュレーション方法及び半導体集積回路 |
| CN103862330B (zh) * | 2012-12-14 | 2016-03-23 | 中国科学院沈阳自动化研究所 | 基于机器视觉的弯管磁研磨自动导航方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2868047B2 (ja) | 1991-12-09 | 1999-03-10 | 富士通株式会社 | プローブ装置および集積回路検査装置 |
| US5552996A (en) * | 1995-02-16 | 1996-09-03 | International Business Machines Corporation | Method and system using the design pattern of IC chips in the processing thereof |
| JPH11186205A (ja) | 1997-12-24 | 1999-07-09 | Sony Corp | 加工表面高さのシミュレーション方法 |
| JP3334796B2 (ja) | 1999-04-20 | 2002-10-15 | 日本電気株式会社 | 半導体装置の研磨シミュレーション方法 |
| JP2000332073A (ja) | 1999-05-19 | 2000-11-30 | Hitachi Ltd | 半導体基板の検査方法及び検査装置 |
| KR100297732B1 (ko) * | 1999-06-21 | 2001-11-01 | 윤종용 | 반도체 소자의 소정 물질층의 패턴밀도를 구하는 방법 및 이를 이용한 화학기계적 연마의 시뮬레이션 방법 |
| JP4427767B2 (ja) | 1999-07-02 | 2010-03-10 | 株式会社ニコン | 測定方法 |
-
2002
- 2002-05-01 JP JP2002129801A patent/JP3790966B2/ja not_active Expired - Fee Related
- 2002-12-18 US US10/321,603 patent/US6806098B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003324089A (ja) | 2003-11-14 |
| US20030207576A1 (en) | 2003-11-06 |
| US6806098B2 (en) | 2004-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Stine et al. | Rapid characterization and modeling of pattern-dependent variation in chemical-mechanical polishing | |
| US7363099B2 (en) | Integrated circuit metrology | |
| US5665199A (en) | Methodology for developing product-specific interlayer dielectric polish processes | |
| JP4163145B2 (ja) | ウェハの研磨方法 | |
| US6623991B2 (en) | Method of measuring meso-scale structures on wafers | |
| US8001516B2 (en) | Characterization and reduction of variation for integrated circuits | |
| US6484300B1 (en) | Systems, methods and computer program products for obtaining an effective pattern density of a layer in an integrated circuit, and for simulating a chemical-mechanical polishing process using the same | |
| JP3859475B2 (ja) | ウェーハの研磨時間制御方法及びこれを利用したウェーハの研磨方法 | |
| US8252608B1 (en) | Measurement of a sample using multiple models | |
| US7930123B2 (en) | Method, apparatus, and computer readable medium for evaluating a sampling inspection | |
| JP3790966B2 (ja) | 半導体素子表面の検査方法および検査装置 | |
| US20050057755A1 (en) | Method of measuring meso-scale structures on wafers | |
| US6568290B1 (en) | Method of measuring dishing using relative height measurement | |
| US6309900B1 (en) | Test structures for testing planarization systems and methods for using same | |
| US6809031B1 (en) | Method for manufacturing a reclaimable test pattern wafer for CMP applications | |
| US20050014299A1 (en) | Control of metal resistance in semiconductor products via integrated metrology | |
| Faruk et al. | Enabling scatterometry as an in-line measurement technique for 32 nm BEOL application | |
| Decoster et al. | Modeling the topography of uneven substrates post spin-coating | |
| JP2003257915A (ja) | 半導体装置の製造方法 | |
| US8852968B2 (en) | STI CMP under polish monitoring | |
| US6743075B2 (en) | Method for determining chemical mechanical polishing time | |
| US6700670B1 (en) | Method of measuring dishing using relative height measurements | |
| JP2004014874A (ja) | 半導体装置の製造方法 | |
| US6710888B1 (en) | Method of measuring dishing | |
| JP2007005834A (ja) | 研磨方法および研磨システム |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040219 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060221 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060228 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060323 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090414 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100414 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |