CN1518261A - 恒幅编码双正交调制与解调装置 - Google Patents

恒幅编码双正交调制与解调装置 Download PDF

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Abstract

恒幅编码双正交调制器，将串行数据转换成多组数据位，通过合并多组数据位而为每组产生奇偶校验位，根据每组中的数据位和每组的奇偶校验位而从多组正交码的每一组中选择一个正交码，调整其极性，以此进行双正交调制，将它们并行相加，产生恒幅编码双正交调制数据。恒幅编码双正交解调器，将接收到的恒幅双正交调制数据进行解调，消除奇偶校验位，以产生串行数据，通过把已解调数据分为多组数据来检测是否发生错误，在没有错误的情况下，输出串行数据，作为已调制数据；而在检测到错误的情况下，依次转换错误组中的数据的位极性，比较接收到的双正交调制数据和恒幅编码双正交调制数据之间的距离，并据此选择其位极性已经改变的数据，作为已解调数据。

Description

恒幅编码双正交调制与解调装置
技术领域
本发明涉及用于恒幅编码双正交调制与解调的装置，在使用码分多址的无线通信系统中，该装置能将待传输的预定数据调制为恒幅编码双正交数据，并将已调制的恒幅编码双正交数据解调为原数据，并校正错误。
背景技术
为了在通信系统中对待传输预定数据进行调制的方案，目前有以下几种：直接序列/码分多址(DS/CDMA)方案，跳频CDMA方案、互补码键控(CCK)方案、多码CDMA(MC/CDMA)方案、脉宽CDMA(PW/CDMA)方案、多相CDMA(MP/CDMA)方案等。
由于DS/CDMA方案具有振幅恒定的特征，可以使用结构简单的功率放大器，因而它的功耗相对较低。此外，它可以通过使用贝克码(Bakercode)进行充分的扩频调制，而保证抗干扰能力。然而，由于扩频，其数据传输速率较低。而且，虽然它提供了可变的传输速率，但由于变化的范围较小，而效率较低。因此，DS/CDMA方案迄今主要用于IS(InterimStandard)-95。
基于FH/CDMA的通信系统具有较低的功耗，并由于使用简化的功率放大器而降低了生产成本，同时又通过跳频而保证了抗干扰能力。但是，它无法提供很高的传输速率，它提供可变传输速率的能力也是很有限的。
CCK方案被IEEE 802.11b WLAN(无线局域网)标准所采用。该方案的优势在于，由于使用恒幅信号而功耗较低，由于使用简化的功率放大器而降低了生产成本，并可以提供较高的传输速率。然而，它的问题在于无法保证较强的抗干扰能力，也无法提供可变的传输速率。此外，CCK方案可以被视为一种复杂的正交调制。由于能够提高抵抗多径衰落的能力的码的正交关系在该方案中可能受到损害，因而在多径衰落的时延扩展较低的环境下，它的性能将大为降低。
MC/CDMA方案所采用的方法是把多个正交码分配给单个用户。它是作为第三代无线通信系统的标准而被采用的，并被称为3GPP(ThirdGeneration Partnership Project)或3GPP2(Third Generation PartnershipProject 2)的标准方案。开发MC/CDMA方案的目的是为用户提供较高的传输速率，因而在需要较高传输速率的通信系统中，它很可能会继续被使用。然而，在应用MC/CDMA方案的通信系统中，如果按照时间轴来观察MC/CDMA的信号，则该信号被配置为如带通PAM(Pulse AmplitudeModulation)信号一样。由于被传输的信号具有多种不同的振幅，因而系统需要在用于发送器/接收器的功率放大器中进行大范围的线性运算，这会造成生产功率放大器的难度增大，生产成本也随之增加。如果在基带信号处理过程中，通过适当的编码过程，而获得恒定振幅特性，则带通信号也会获得恒定的振幅，这样功率放大器的生产成本就会大为降低，功耗也会减少。
上述这些问题的产生，是由于使用多码以适应数据传输信道的数量的增加而造成的，而多码会造成被调制信号的电平增加。为了解决这些问题，人们提出了PW/CDMA方案和MP/CDMA方案。
PW/CDMA方案对数字加法器的输出信号电平进行限制，它将输出信号电平中超过某个预定电平值的部分剪掉，只把剩余的电平值转换为脉宽，然后将脉宽传送，因而信号的波形总是进制形式。尽管已调制的信号具有二进制形式，这是一个优点，但也存在一个不利之处，即当已调制信号中被去掉的电平数增加时，已调制信号的带宽将随电平数而成比例增加。
MP/CDMA方案是作为另一种获得恒幅信号的方法而提出的。在MP/CDMA方案中，通过MC/CDMA方案而获得的、具有多个不同电平值的信号中超过预定电平值的电平值，由电平限制器剪切掉，剪切后的结果被转换为相位值，然后，具有已转换相位值的已调制信号由功率放大器放大并发送出去。也就是说，在PW/CDMA方案中，将通过MC/CDMA方案而获得的输出信号限制到预定的电平，并将剩余的信号转换为脉冲宽度。而在MP/CDMA方案中，则是在限制电平之后，将剩余信号转换为载波的相位。
PW/CDMA方案的优点是波形得到简化，但是当剩余电平数增加时，已调制信号的带宽会随剩余电平数而成比例增加。与此不同的是，在MP/CDMA方案中，带宽成为恒定的，不随电平数而变化。而且，在MP/CDMA方案中，由于超出某个预定信号电平值的部分被剪切掉，信号的电平数不会增加，因而系统得到简化。
但是，MP/CDMA方案所使用的正交码的数量，与传输信息的信道的数量是相同的，因为一个正交码被分配给一个数据传输信道。因而，投入使用的正交码的数量将随着数据信道的增加而增加。在这样的情况下，在对多电平信号的电平进行限制时，就有可能损坏正交码之间的正交关系，因而会发生传输信号之间的相互干扰。
发明内容
因此，本发明的目的是提供一种用来进行恒幅编码双正交调制的装置，它能对CDMA通信系统中的数据进行恒幅编码双正交调制，从而减少系统的功耗，降低功率放大器的生产成本，保证抗干扰性，并以高的和可变的速率传输预定数据。
本发明的另一个目的是提供一种用来进行恒幅编码双正交解调的装置，其中，在恒幅编码双正交调制过程中产生的数据错误，由于使用附加数据而得到校正，这些附加数据是在进行恒幅编码双正交调制时，作为奇偶校验位而添加的。这样，系统校正数据位错误的性能得到改善。
为了实现上述目的，作为本发明的一个方面，提供了一种用来进行恒幅编码双正交调制的装置，它包括：一个串并转换器，用来根据一个数据传输速率控制信号，将输入的串行数据转换为多个信号组，每组信号具有多个数据位，或者在多个信号组中的一个所选信号组中具有多个数据位的一个信号，或者在所选组中具有一个数据位和其值固定的多个数据位的一个信号；一个恒幅编码器，用来产生奇偶校验位，其方法是：当串并转换器将串行数据转换为多个信号组、且其中的每组信号均具有多个数据位之后，该恒幅编码器将各个信号组中的多个数据位进行合并；一个正交码发生器，用来产生具有不同值的多个正交码；多个双正交调制单元，它们根据由串并转换器所转换的每个组中的数据位，以及由恒幅编码器所产生的奇偶校验位，而从多个正交码中选择一个正交码，并调整其极性，以此进行双正交调制；一个并行加法器，用来并行汇总多个双正交调制器所输出的信号，以产生恒幅双正交调制数据。当串并转换器输出数据位(b0)和其值固定的数据位(b1，b2)之后，每个双正交调制单元都对所选信号组中、具有一个数据位(b0)和其值固定的多个数据位(b1，b2)的信号进行双正交调制。每个双正交调制单元都包含：一个正交调制器，用来根据数据位(b1，b2)来选择由正交码发生器产生的正交码(c0)；一个乘法器，用来将正交调制器所选择的正交码(c0)与数据位(b0)相乘，以调整其极性，从而产生恒幅双正交调制数据，如下表1所示。
表1
    b0     b1     b2     恒幅双正交调制数据
    0     0     0     -c0
1 0 0 c0
当串并转换器输出多个数据位(b1，b2)后，每个双正交调制单元最好都对所选组中具有多个数据位(b0～b2)的信号进行调制。每个双正交调制单元包括：一个正交调制器，当串并转换器将输入的串行数据转换为所选组中具有多个数据位(b0～b2)的信号后，该正交调制器根据数据位(b1，b2)，从正交码发生器所产生的多个正交码(c0)、(c1)、(c2)、(c3)中选择一个；一个乘法器，用来将正交调制器选自多个正交码(c0)、(c1)、(c2)、(c3)的正交码与数据位(b0)相乘，以调整所选正交码的极性，并产生恒幅双正交调制数据，如下表2所示。
表2
    b0     b1     b2     恒幅双正交调制数据
    0     0     0     -c0
    0     0     1     -c1
    0     1     0     -c2
0 1 1 -c3
    1     0     0     c0
    1     0     1     c1
    1     1     0     c2
    1     1     1     c3
根据本发明的另一个方面，提供了一种用于进行恒幅编码双正交解调的装置，它包括：一个双正交解调单元，用来对接收到的恒幅双正交调制数据进行解调，取消奇偶校验位，然后产生串行数据；一个错误检测器，它将双正交解调单元所解调的数据划分为多个数据组，同时检测错误的发生，如果没有错误，就输出双正交解调单元的串行数据，作为已解调数据；一个错误位极性转换器，如果错误检测器检测到错误，则该转换器将依次转换错误组中的数据的位极性，然后将错误组中的数据和无错误组中的数据转换为串行数据；一个恒幅编码双正交调制器，用来对错误位极性转换器所输出的数据进行恒幅编码双正交调制；一个距离比较器，用来逐位比较接收到的双正交调制数据与恒幅编码双正交调制器所产生的恒幅编码双正交调制数据之间的距离；一个缓冲器，用来存储错误位极性转换器所输出的若干串行数据，并根据距离比较器的控制信号，有选择地输出相应的串行数据，作为已调制数据。
双正交解调单元最好包括：一个双正交解调器，用来对接收到的双正交调制数据进行解调；一个奇偶校验位消除器，用来消除双正交解调器所输出的数据中的奇偶校验位；多个转换开关，用来根据错误检测器的输出信号，切换来自奇偶校验位消除器的数据；以及一个并串转换器，如果错误检测器没有检测到错误，则该并串转换器从多个转换开关中接收切换而来的数据，并将数据转换为串行已解调数据。
错误检测器可以包括：第一至第三奇偶校验器，用于从双正交解调器中接收输出的多组数据，检测奇偶校验位，决定是否发生错误，并控制多个转换开关；以及一个或门，它对第一至第三奇偶校验器的输出信号执行或运算，以产生错误控制信号。
错误位极性转换器可以包括：第一至第三位极性转换器，它们通过多个转换开关接收发生错误的组的数据，并转换其极性；多个或门，用来对第一至第三位极性转换器的输出数据与转换开关所切换而来的无错数据执行或运算；以及一个并串转换器，用于将多个或门的输出数据转换为串行数据。
附图说明
本发明的上述及其它目的、优点及特征，通过阅读以下参照附图对优选实施例的描述，将会清楚起来，其中：
图1的框图示出了一个无线通信系统的发送器和接收器，该系统应用了本发明的恒幅编码双正交调制器和解调器；
图2的框图示出了图1所示的恒幅编码双正交调制器的详细配置；以及
图3的框图示出了图1所示的恒幅编码双正交解调器的详细配置。
优选实施例的详细说明
在下文中，将参照附图对本发明的恒幅编码双正交调制器和解调器进行详细说明。
图1的框图示出了一个通信系统的发送器和接收器，该系统应用了本发明的调制器和解调器。在该图中，标号100表示发送器，标号150表示接收器。
发送器100包括一个基带单元110，和一个高频单元120。在基带单元110中，待传输的输入数据被输入到信号分离器101中，这些待传输数据具有预定的传输速率，如K/16Mbps、2K/16Mbps、3K/16Mbps、6K/16Mbps和9K/16Mbps。
这里，常数K是一个通带中所需的信道带宽，可由下列公式得出：
      K＝A/(1+a)                   ……(1)
其中，A是该通带中所需的最小带宽，a是滤波器的衰减系数。
输入到信号分离器101的数据，在此被分离为同相分量和正交分量。
信号分离器所分离出的同相和正交分量，分别在恒幅编码双正交调制器103和103a中被调制为多码，并转换为具有恒定振幅的数据。该数据在伪噪声码扰码器105和105a中经过加扰，以便获得保密、抗干扰、以及在衰落信道中控制性能下降的效果。
基带单元110的伪噪声码扰码器105和105a所输出的数据，分别与高频单元120中的乘法器121和121a中的、具有预定频率的载波信号相乘，以便调制到载波信号，这些载波信号表示为cos(2πfct)和sin(2πfct)，其中fc是载波信号的频率。然后，这些数据分别在滤波器123和123a中滤波，然后在加法器125中进行汇总，以便产生BPSK(Binary Phase ShiftKeying)或QPSK(Quadrature Phase Shift Keying)数据。BPSK或QPSK数据经过功率放大器127进行放大，然而经过天线ANT发送出去。
另一方面，在接收器150中，通过天线ANT接收到的数据在放大器151中经过放大，然后在滤波器152中滤波，以便检测具有预定频率的数据。
滤波器152所输出的信号，分别在乘法器153和153a中被具有预定频率的载波信号，即cos(2πfct)和sin(2πfct)，相乘，这样，载波信号即被消除，而同相分量和正交分量则分别被从中提取出来。提取出来的同相和正交分量信号在伪噪声码解扰器154和154a中分别进行解扰，然后被输出。
在伪噪声码解扰器154和154a中经过解扰的信号，被输入到恒幅编码双正交解调器155和155a中，进行解调，然后，已解调的同相和正交分量信号在信号合成器156中进行合成并输出。
如果在这种通信系统的发送器和接收器中使用了二相相移键控(BPSK)，则发送器100只能使用双正交调制器103、伪噪声码扰码器105、乘法器121和滤波器123，或者使用双正交调制器103a、伪噪声码扰码器105a、乘法器121a和滤波器123a，这两组是平行设置的。而接收器150只能使用乘法器153、伪噪声码解扰器154和恒幅编码双正交解调器155，或者使用乘法器153a、伪噪声码解扰器154a和恒幅编码双正交解调器155a，这两组元件也是平行设置的。同时，如果使用了四相相移键控(QPSK)，则发送器和接收器将同时使用这二组。此外，至于高频单元120发送数据时所使用的数据传输速率，则本发明的恒幅编码双正交调制器103和103a提供了可变的数据传输速率，使用BPSK时的数据传输速率有K/16、3K/16和9K/16Mbps，而使用QPSK时有2K/16、6K/16和18K/16Mbps。恒幅编码双正交解调器155和155a将数据解调为原来的数据。
以上描述意味着最大频谱效率是9/8。也是就说，本发明是非常高效的，可以传输大量数据。可以根据传输信道环境的不同，而采用不同的传输速率，而根据不同的传输速率而进行可靠的恒幅编码双正交调制和解调，就能够保持优良的抗干扰性能。
此外，同样配置的接收器可以用于不同的传输速率下，而所使用的功率放大器127和151的线性运算范围对线性的要求，由于本发明的恒幅编码双正交调制器103和103a及解调器155和155a的恒幅特性而得以缓解。因而，功率放大器127和151的生产成本及功耗都可降至最低。
图2的框图示出了图1所示恒幅编码双正交调制器103和103a的详细配置。如图2所示，它包括：一个串并转换器200，该转换器根据数据传输速率控制信号的不同，将图1所示信号分离器102所分离的同相或正交分量的串行数据，转换为一个数据位(b0)和其值固定的数据位(b1，b2)，或者转换为多个数据位(b0～b2)组成的一组，或者转换为由数据位(b0～b2)、(b3～b5)、(b6～b8)组成的多个组；一个恒幅编码器210，它通过合并由串并转换器200转换而成的多组数据位(b0～b2)、(b3～b5)、(b6～b8)，而产生多个奇偶校验位(r0)、(r1)、(r2)；一个正交码发生器220，用于产生多组正交码(c0～c3)、(c4～c7)、(c8～c11)、(c12～c15)，这些正交码的多位值彼此不同；多个双正交调制单元230、240、250和260，这些调制单元根据由串并转换器200所转换而来的多组数据位(b0～b2)、(b3～b5)、(b6～b8)以及多个奇偶校验位(r0～r2)，而从正交码发生器220所产生的多组正交码(c0～c3)、(c4～c7)、(c8～c11)、(c12～c15)的每一组中选择一个正交码，并适当调整其极性；一个并行加法器270，用于将多个双正交调制单元230、240、250和260所输出的正交码并行汇总，以便产生恒幅双正交调制数据。
多个双正交调制单元230、240、250或260中的每一个都包括：一个正交调制器231、241、251或261，用于根据数据位(b1，b2)、(b4，b5)或(b7，b8)或奇偶校验位(r1，r2)，而从多组正交码(c0～c3)、(c4～c7)、(c8～c11)或(c12～c15)中选择一个正交码；一个乘法器233、243、253或263，用于将正交调制器231、241、251或261的输出信号与数据位(b0)、(b3)、(b6)或校验位(r0)相乘，以调整信号的极性，并将结果信号输出到并行加法器270中。
下面根据所提供的不同传输速率，对本发明的如上构成的恒幅编码双正交调制器的工作原理进行说明。
1. 当提供的数据传输速率是K/16Mbps和2K/16Mpbs时
如果为BPSK提供K/16Mbps的数据传输速率，或者为QPSK提供2K/16Mbps的数据传输速率，则并行的数据位序列将只由同相轴或正交轴上的1位来提供。这就是说，串并转换器200将输入的同相或正交的串行数据转换为数据位(b0)，然后将数据位(b0)输入到双正交调制单元230的乘法器233中。这时，数据位(b1，b2)作为固定值，即零，并被输入到正交调制器231中，而数据位(b3～b8)则未被输出。
作为例子，正交调制器231可以包括一个多路转换器，并根据数据位(b1～b2)选择正交码(c0～c3)。因而，在如上所述提供数据传输速率为K/16Mbps和2K/16Mbps的情况下，正交调制器231根据串并转换器200所输出的数据位(b1，b2)的值，均为零，而在输入的正交码(c0～c3)中选择正交码(c0)。所选择的正交码(c0)在乘法器233中与数据位(b0)相乘，以调整其极性，然后通过并行加法器270输出，作为恒幅双正交数据。
也就是说，在提供数据传输速率为K/16Mbps和2K/Mbps的情况下，只有双正交调制单元230被使用，而其它的双正交调制单元240、250和260及恒幅编码器210则未被使用。根据串并转换器200的所输出的数据位，由并行加法器270所输出的恒幅双正交调制数据如下表所示：
表1
    b0     B1     b2     恒幅双正交调制数据
    0     0     0     -c0
    1     0     0     c0
2. 当提供的数据传输速率是3K/16Mbps和6K/16Mbps时
如果为BPSK提供3K/16Mbps的数据传输速率，或者为QPSK提供6K/16Mbps的数据传输速率，则并行的数据位序列将由同相轴或正交轴上的3位来传输。这就是说，串并转换器200将输入的同相或正交的串行数据被转换为数据位(b0～b2)，并将数据位输出。在这种情况下，数据位(b3～b8)没有输出。
串并转换器200所输出的数据位(b1，b2)被输入到双正交调制单元230中的正交调制器231中，这样，正交码(c0～c3)中的一个即被选择。所选择的正交码(c0)、(c1)、(c2)或(c3)被输入到乘法器233中，并在此与数据位(b0)相乘，它的极性也随之调整。然后，该正交码即作为恒幅双正交数据，由并行加法器270输出。
即使在为BPSK提供3K/16Mbps的数据传输速率以及为QPSK提供6K/Mbps的数据传输速率的情况下，也只有双正交调制单元230被使用，而其它双正交调制单元240、250、260以及恒幅编码器210未被使用，正如提供的数据传输速率为K/16Mbps和2K/16Mbps时一样。根据串并转换器200的数据位输出，并行加法器270所输出的恒幅双正交调制数据如下表2所示。
表2
    B0     b1     b2     恒幅双正交调制数据
    0     0     0     -c0
    0     0     1     -c1
    0     1     0     -c2
    0     1     1     -c3
    1     0     0     c0
    1     0     1     c1
    1     1     0     c2
    1     1     1     c3
3. 当提供的数据传输速率是9K/16Mbps和18K/16Mbps时
如果为BPSK提供9K/16Mbps的数据传输速率，或者为QPSK提供18K/16Mbps的数据传输速率，则并行的数据位序列将只由同相轴或正交轴上的9位来传输。这就是说，串并转换器200将输入的同相或正交的串行数据转换为数据位(b0～b8)，并将数据位输出。
串并转换器200所输出的数据位(b0～b8)被分为多个数据位组(b0～b2)、(b3～b5)、(b6～b8)，划分而成的数据位组(b0～b2)、(b3～b5)和(b6～b8)分别被输入到双正交调制单元230、240和250中。正交调制器231、241和251分别根据输入的数据位(b1，b2)、(b4，b5)和(b7，b8)，而在多组正交码(c0～c3)(c4～c7)和(c8～c11)中选择一个正交码。由正交调制器231、241和251所选择的正交码分别与数据位(b0)、(b3)和(b6)相乘，它们的极性随之调整，即转变为双正交码，然后在并行加法器270中进行汇总。
当并行加法器270汇总双正交调制单元230、240和250所输出的数据时，汇总后的数据的振幅不会保持恒定。
因此，在本发明中，为了使并行加法器270所输出的双正交调制数据的振幅保持恒定，恒幅编码器210接收串并转换器200所输出的多组数据位(b0～b2)、(b3～b5)和(b6～b8)，分别按照下列公式(2)至(4)，合并各组数据位(b0～b2)、(b3～b5)和(b6～b8)，并产生合并数据，作为奇偶校验位(r0)、(r1)和(r2)。
r 0 = b 0 ⊕ b 3 ⊕ b 6 ‾ · · · · · · ( 2 )
r1＝b1b4b7                         ……(3)
r2＝b2b5b8                         ……(4)
其中代表“异或”(XOR)。
所产生的奇偶校验位(r1，r2)被输入到双正交调制单元260的正交调制器261中，以便从一组正交码(c12～c15)中选择一个正交码。所选择的正交码在乘法器263中与奇偶校验位(r0)相乘(该位是恒定振幅的极性)，来进行双正交调制。然后，双正交调制单元260所输出的双正交调制数据与双正交调制单元230、240和250所输出的双正交调制数据，在并行加法器270中进行汇总，并作为恒幅双正交调制数据输出。
因此，如果扩展率为16，则可以获得恒幅双正交调制数据。当使用BPSK和QPSK时，总的频谱效率分别是9/16和18/16。因而，可以获得9K/16Mbps和18K/16Mbps的数据传输速率。
图3的框图示出了图1所示恒幅编码双正交解调器155和155a的配置情况。如图3所示，解调器155或155a包括：一个双正交解调单元300，用来对接收到的恒幅双正交调制数据进行解调，取消奇偶校验位，然后产生串行数据；一个错误检测器310，它将经过双正交解调单元300解调的数据分为多个组，同时检测是否发生了错误，然后，如果没有错误发生，就将双正交解调单元300的串行数据作为已解调数据而输出；一个错误位极性转换器320，当错误检测器310检测到错误时，该转换器依次转换错误组的数据的位极性，并将错误组的数据和无错误组的数据转换为串行数据；一个恒幅编码双正交调制器330，用来对位极性转换器320所输出的数据执行恒幅编码双正交调制；一个距离比较器340，用来逐位比较接收到的双正交调制数据和恒幅编码双正交调制器330所产生的恒幅编码双正交调制数据之间的距离；一个缓冲器350，用来存储错误位极性转换器所输出的若干数据，并根据距离比较器340的控制信号，有选择地输出相应的串行数据，作为已调制数据。
双正交解调单元300包括：一个双正交解调器301，用来对收到的双正交调制数据进行解调；一个奇偶校验位消除器302，用来从双正交解调器301所输出的数据(b0，b3，b6，r0)、(b1，b4，b7，r1)和(b2，b5，b8，r2)中消除奇偶校验位(r0，r1，r2)；多个转换开关303、304和305，用来根据错误检测器310的输出信号，来切换已消除了奇偶校验位的数据(b0，b3，b6)、(b1，b4，b7)、(b2，b5，b8)；一个并串转换器306，当错误检测器310未检测到错误时，该并串转换器通过多个转换开关303至305接收数据(b0，b3，b6)、(b1，b4，b7)和(b2，b5，b8)，并将数据转换为串行已解调数据。
错误检测器310包括：第一至第三奇偶校验器311至313，用来接收双正交解调器301的输出数据(b0，b3，b6，r0)、(b1，b4，b7，r1)和(b2，b5，b8，r2)，检查奇偶校验位，决定是否发生了错误，并控制多个开关303至305；一个或门314，用来对第一至第三奇偶校验器311至313的输出信号执行或运算，来产生错误控制信号。
错误位极性转换器320包括：第一至第三位极性转换器321至323，它们通过多个开关303至305，来接收其中有错误发生的数据(b0，b3，b6)、(b1，b4，b7)和(b2，b5，b8)，并转换它们的极性；多个或门324至326，用来对第一至第三位极性转换器321至323所输出的数据和由多个开关303至305切换而来的无错数据执行或运算；一个并串转换器327，用来将多个或门324至326的输出数据转换为串行数据。
在本发明的如上所述解调器中，接收到的恒幅双正交调制数据由双正交解调单元300中的双正交解调单元301进行解调，然后作为已解调数据(b0.b3，b6，r0)、(b1，b4，b7，r1)和(b2，b5，b8，r2)而输出。所输出的已解调数据(b0，b3，b6，r0)、(b1，b4，b7，r1)和(b2，b5，b8，r2)被输入到奇偶校验位消除器302中，奇偶校验位(r0，r1，r2)因此而被消除，这样只剩下已解调数据(b0，b3，b6)、(b1，b4，b7)和(b2，b5，b8)。
此外，双正交解调单元301所输出的已解调数据(b0，b3，b6，r0)、(b1，b4，b7，r1)和(b2，b5，b8，r2)被分为多个组，并输入到第一至第三奇偶校验器311至313中。第一至第三奇偶校验器311至313分别检查每个已解调数据组(b0，b3，b6，r0)、(b1，b4，b7，r1)和(b2，b5，b8，r2)中的奇偶校验位，以此来决定是否发生了错误，并将相应的控制信号施于双正交解调单元300的多个转换开关303至305之上。该控制信号也同时在或门314中进行或运算，并被输出。
这里，假设所有的第一至第三奇偶校验器311至313都确定没有错误发生，并相应地输出低电位，则多个开关303至305的可移动端子分别与固定端子SB1到SB3相连，同时或门314输出低电位，因而，并串转换器306开启并正常运行。而距离比较器340则被禁止，而不起作用。
然后，奇偶校验位消除器302所输出的已解调数据(b0，b3，b6)、(b1，b4，b7)和(b2，b5，b8)经由多个转换开关303至305输入到并串转换器306中，该转换器则将已解调数据转换为串行数据，并作为已解调数据输出。
此外，如果第一至第三奇偶校验器311至313中的任何一个确定有错误发生，并相应地输出高电位，则或门314输出高电位，因而，并串转换器306被禁用，而不起作用。同时距离比较器340被开启，并正常运行。
这里，假设第一奇偶校验器311检测到有错误发生，并输出高电位，而第二和第三奇偶校验器312和313未检测到错误发生，并输出低电位，则第一奇偶校验器311所输出的高电位将造成转换开关303的可移动端子与固定端子SA1连接，这样一来，奇偶校验位消除器302所输出的已解调数据(b0，b3，b6)被输入到第一位极性转换器321。已解调数据(b0，b3，b6)的极性将依次逐位被反转，然后经由或门324而输入到并串转换器327中。例如，当已解调数据(b0)、(b3)和(b6)中的一个的极性被反转，然后已解调数据(b0)、(b3)和(b6)中的二个的极性被反转，最后所有已解调数据(b0)、(b3)和(b6)的极性被反转，数据被依次输出，并输入到并串转换器327中。
此外，奇偶校验位消除器302所输出的已解调数据(b1，b4，b7)和(b2，b5，b8)，根据第二和第三奇偶校验器312和313的输出信号，经由转换开关304和305以及或门325和326，被输入到并串转换器327中。
然后，并串转换器327依次将已解调数据(b1，b4，b7)和(b2，b5，b8)、以及由第一位极性转换器321转换极性之后所输出的多个已解调数据(b0，b3，b6)，转换为串行数据。多个已被转换的串行数据被输入到恒幅编码双正交调制器330中，并同时被输入并保存到缓冲器350中。
这里，恒幅编码双正交调制器330的配置为如图2所示，并对来自并串转换器327的多个串行数据进行恒幅编码双正交调制。由恒幅编码双正交调制器330所调制的多个调制数据和接收到的双正交调制数据，被输入到距离比较器340中。
然后，距离比较器340逐位计算恒幅编码双正交调制器330所输出的多个调制数据与接收到的双正交调制数据之间的距离，并将这些距离相加，得出汇总距离。也就是说，距离比较器340比较接收到的双正交调制数据与恒幅编码双正交调制器330所输出的多个调制数据之间的相应位的值，以检测其差异。被检测出的差异值被相加。在恒幅编码双正交调制器330所输出的数据中具有最小相加值的调制数据得以确定，并控制缓冲器350，以便选择与所确定的数据相对应的、并串转换器327所输出的数据，并将其作为已调制数据输出。
如上所述，根据本发明的调制器对待传输的预定数据进行恒幅双正交调制。由于数据具有恒定振幅，因此，当它们在通信系统中进行传输的时候，通信系统的功耗得以降低。由于缩小功率放大器的线性运算范围，因而功率放大器的生产成本得以降低。此外，抗干扰能力也得到保证，而且预定数据能够以很高的和可变的传输速率进行传输。
此外，本发明的解调器在进行解调时，使用调制数据时添加的奇偶校验位来校正错误，这样就可以对调制数据正确地进行解调，而不会有错误发生。
尽管通过优选实施例对本发明是进行了说明，但本领域的技术人员应当理解，在不脱离由所附权利要求所限定的本发明的精神和范围的情况下，可以对实施例进行各种修改和改变。

Claims (11)

1.一种恒幅编码双正交调制的装置，包括：
一个串并转换器，它根据一个数据传输速率控制信号，将输入的串行数据转换为多组信号，其中的每组信号具有多个数据位，或者在多个信号组中的所选信号组中具有多个数据位的一个信号，或者在所选组中具有一个数据位和其值固定的多个数据位的一个信号；
一个恒幅编码器，当所述串并转换器将串行数据转换为多个信号组、且其中的每组都具有多个数据位之后，该恒幅编码器将每组中的多位数据位合并，以产生奇偶校验位；
一个正交码发生器，用于产生具有不同值的多个正交码；
多个正交调制单元，根据所述串并转换器所转换的每个组中的数据位，以及所述恒幅编码器所产生的奇偶校验位，从多个正交码中选择一个正交码，并调整其极性，以此来进行双正交调制；以及
一个并行加法器，对多个正交调制单元所输出的信号进行并行相加，来产生恒幅双正交调制数据；
其中，当所述串并转换器输出数据位(b0)和其值固定的多个数据位(b1，b2)后，所述每个双正交调制单元对所选组中具有一个数据位(b0)和多个其值固定的数据位(b1，b2)的信号进行双正交调制，而且，
每个双正交调制单元包括：
一个正交调制器，它根据数据位(b1，b2)来选择所述正交码发生器所产生的正交码(c0)；以及
一个乘法器，将所述正交调制器所选择的正交码(c0)与数据位(b0)相乘，以调整正交码的极性，并产生恒幅双正交数据，如下表1所示，
表1     b0     b1     b2     恒幅双正交调制数据     0     0     0     -c0     1     0     0     c0
2.根据权利要求1的装置，其中当串并转换器输出多个数据位(b1，b2)时，所述每个双正交调制单元对所选组中具有多个数据位(b0～b2)的信号进行双正交调制，并且，
每个双正交调制单元包括：
一个正交调制器，当所述串并转换器将输入的串行数据转换为所选组中具有多个数据位(b0～b2)的信号时，根据数据位(b1，b2)，从所述码发生器所产生的多个正交码(c0)、(c1)、(c2)和(c3)中选择一个正交码；以及
一个乘法器，将所述正交调制器选自多个正交码(c0)、(c1)、(c2)和(c3)的正交码与数据位(b0)相乘，以调整其极性，并产生恒幅双正交调制数据，如下表2所示，
表2 b0 b1 b2 恒幅双正交调制数据     0     0     0     -c0     0     0     1     -c1     0     1     0     -c2     0     1     1     -c3     1     0     0     c0     1     0     1     c1     1     1     0     c2     1     1     1     c3
3.根据权利要求1的装置，其中所述恒幅编码器根据下列公式(2)至(4)，对所述串并转换器所输出的各组信号中的数据位(b0～b2)、(b3～b5)和(b6～b8)进行逻辑相加，来产生奇偶校验位(r0)、(r1)和(r2)：
r 0 = b 0 ⊕ b 3 ⊕ b 6 ‾ · · · · · · ( 2 )
r1＝b1b4b7                           ……(3)
r2＝b2b5b8                           ……(4)
其中代表“异或”。
4.一种恒幅编码双正交解调装置，包括：
一个双正交解调单元，用于对接收到的恒幅双正交调制数据进行解调，消除奇偶校验位，并产生串行数据；
一个错误检测器，它将所述双正交解调器所解调的数据分为多个数据组，来检测错误的发生，然后，在没有错误发生的情况下，将所述双正交解调器的串行数据作为已解调数据输出；
一个错误位极性转换器，在所述错误检测器检测到错误的情况下，依次转换错误组中数据的位极性，并将错误组中的数据和无错误组中的数据转换为串行数据；
一个恒幅编码双正交调制器，用于对所述错误位极性转换器所输出的数据进行恒幅双正交调制；
一个距离比较器，用于逐位比较接收到的双正交调制数据和所述恒幅编码双正交调制器所输出的恒幅编码双正交调制数据；以及，
一个缓冲器，用于储存所述错误位极性转换器所输出的若干线性数据，并根据所述距离比较器的控制信号，有选择地输出相应的串行数据，作为已解调数据。
5.根据权利要求4的装置，其中所述双正交解调单元包括：
一个双正交解调器，用于对收到的双正交调制数据进行解调；
一个奇偶校验位消除器，用于从所述双正交解调器所输出的数据中消除奇偶校验位；
多个开关，根据所述错误检测器的输出信号，来切换所述奇偶校验位消除器所输出的数据；以及
一个并串转换器，当所述错误检测器没有检测到错误时，从所述多个开关接收切换的数据，并将数据转化为串行已解调数据。
6.根据权利要求4的装置，其中所述错误检测器包括：
第一至第三奇偶校验器，用于从所述双正交解调器中接收多组数据输出，检查奇偶校验位，决定是否发生了错误，并控制所述多个开关；以及
一个或门，用于对所述第一至第三奇偶校验器的输出信号执行或运算，以产生错误控制信号。
7.根据权利要求4的装置，其中所述错误位极性转换器包括：
第一至第三位极性转换器，用于通过所述多个开关接收其中有错误发生的组的数据，并转换它们的极性；
多个或门，用于对所述第一至第三位极性转换器所输出的数据和所述多个开关切换而来的无错数据执行或运算；以及，
一个并串转换器，用于将所述多个或门所输出的数据转换为串行数据。
8.根据权利要求4的装置，其中所述恒幅编码双正交调制器包括：
一个串并转换器，它根据一数据传输速率控制信号，将所述错误位极性转换器所输出的数据转换为多组数据位；
一个恒幅编码器，它对所述串并转换器所转换而来的多组数据位进行合并，以便为各组产生奇偶校验位；
一个正交码发生器，用于产生彼此不同的多组正交码；
多个双正交调制单元，它们根据所述多组数据位和各组中的奇偶校验位，从所述多组正交码中的每一组正交码中选择一个正交码，调整其极性，以进行双正交调制；以及，
一个并行加法器，用于并行相加多个双正交调制单元的输出信号。
9.根据权利要求8的装置，其中所述多个双正交调制单元中的每一个包括：
一个正交调制器，它在多组数据位的每一组中以及用于各组的多个奇偶校验位中选择一位，作为极性位，并根据该组所选位之外的其它位，从所述多组正交码中的每一组中选择一个正交码；
一个乘法器，用于将所述正交调制器所输出的信号与所选极性位相乘，以调整信号的极性，并将相乘和调整后的信号输出到所述并行加法器。
10.根据权利要求9的装置，其中所述正交调制器是一个多路转换器。
11.根据权利要求8的装置，其中所述恒幅编码器，按照如下公式，逻辑地合并各组中的数据位(b0～b2)、(b3～b5)和(b6～b8)，从而产生奇偶校验位(r0)、(r1)和(r2)，
r 0 = b 0 ⊕ b 3 ⊕ b 6 ‾ · · · · · · ( 2 )
r1＝b1b4b7                       ……(3)
r2＝b2b5b8                       ……(4)
其中，代表“异或”。
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