KR100765366B1 - 정진폭 다중 부호 이진 직교 변조/복조 방법 및 장치 및이를 이용한 코드 트래킹 방법 및 장치 - Google Patents

정진폭 다중 부호 이진 직교 변조/복조 방법 및 장치 및이를 이용한 코드 트래킹 방법 및 장치 Download PDF

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Abstract

본 발명은 패킷의 페이로드 구간의 데이터를 복조한 후 다시 변조하여 코드 트래킹을 위한 디스프레딩 코드로 사용함으로써 패킷의 페이로드 구간에서도 트래킹이 가능한 정진폭 다중 부호 이진 직교 변조/복조 방법 및 장치 및 이를 이용한 코드 트래킹 방법 및 장치에 관한 것이다. 본 발명에 따른 코드 트래킹 장치는 프리앰블 구간 및 페이로드 구간을 포함하는 수신 패킷을 트래킹하는 코드 트래킹 장치에 있어서, 상기 페이로드 구간의 데이터에 대하여 CACB 복조를 수행하는 CACB 복조부; 상기 CACB 복조부에서 복조된 페이로드 구간의 데이터에 대하여 CACB 변조를 수행하는 CACB 변조부; 상기 변조된 페이로드 구간에 대한 데이터와 상기 프리앰블 구간에 대한 알려진 CAZAC 시퀀스 중 어느 하나를 선택하여 출력하는 경로 선택부; 상기 경로 선택부의 출력과 상기 수신 패킷을 입력받아 상관값을 출력하는 상관부; 및 상기 상관부의 출력을 입력받아 타이밍 오류를 검출하는 타이밍 오류 검출부를 포함한다.

Description

정진폭 다중 부호 이진 직교 변조/복조 방법 및 장치 및 이를 이용한 코드 트래킹 방법 및 장치{METHOD AND SYSTEM FOR CONSTANT AMPLITUDE MULTI-CODE BIORTHOGONAL MODULATION AND CODE TRACKING SYSTEM AND METHOD USING THE SAME}
도 1a 및 도 1b는 종래 기술에 따른 패킷의 구조를 개략적으로 도시한 개략도.
도 2a 및 도 2b는 종래 기술에 따른 상관 관계(correlation)를 도시한 그래프.
도 3은 종래 기술에 따른 디지털 코드 트래킹 장치를 도시한 블록도.
도 4는 본 발명에 따른 디지털 코드 트래킹 장치를 도시한 블록도.
도 5는 본 발명에 따른 정진폭 다중 부호 이진 직교 변조 장치를 도시한 블록도.
도 6은 본 발명에 따른 정진폭 다중 부호 이진 직교 복조 장치를 도시한 블록도.
본 발명은 정진폭 다중 부호 이진 직교 변조/복조 방법 및 장치 및 이를 이 용한 코드 트래킹 방법 및 장치에 관한 것으로, 특히 패킷의 페이로드 구간의 데이터를 복조한 후 다시 변조하여 코드 트래킹을 위한 디스프레딩 코드로 사용함으로써 패킷의 페이로드 구간에서도 트래킹이 가능한 정진폭 다중 부호 이진 직교 변조/복조 방법 및 장치 및 이를 이용한 코드 트래킹 방법 및 장치에 관한 것이다.
최근에 대역확산(SS : spread spectrum) 시스템은 간섭에 강한 특성 때문에 주요한 무선 LAN/PAN(wireless local/personal area networks)의 물리 층으로 사용되고 있다. 그 예로서 IEEE 802.11에서는 직접 확산(DS : direct spreading) 방식을, IEEE 802.11b에서는 상보 부호 변조(CCK : complement code keying) , IEEE 802.15.4에서는 직교 변조(orthogonal modulation)를, 그 외 UWB(ultra-wideband)에서는 이진직교 변조(biorthogonal modulation)를 사용하고 있다.
그러나 대역 확산 시스템은 대역 확산으로 인해 스펙트럼을 낭비함으로서 고속 데이터 전송을 제공하지 못하는 치명적인 단점이 있다. 이에 고속 전송을 제공하는 대역확산 시스템에 대한 연구가 활발히 연구되어 왔다. 이중에서 고속 전송을 제공하기 위한 가장 일반적인 방식은 다중 부호 신호(multi-code signal)를 이용하는 것이다. 이러한 방식은 기존의 대역 확산 시스템에 비해 높은 스펙트럼 효율(spectral efficiency)을 얻을 수 있지만 다중 레벨(multi-level)의 신호를 증폭하기 위해 넓은 선형 동작 영역(linearity region)을 갖는 고가의 전력 증폭기(power amplifier)를 필요로 한다. 반대로 충분히 넓지 않은 선형 영역을 갖는 전력 증폭기를 사용할 경우에는 증폭기의 비 선형성으로 인해 전체 다중 부호 시스템의 성능에 악 영향을 끼치게 된다. 따라서 선형 영역이 좁은 전력 증폭기를 사용하기 위해 서는 다중 부호 신호가 정진폭을 가져야만 한다. 이에 따라 정진폭을 갖는 다중 부호 시스템(constant-amplitude multi-code system)이 제안되었다. 제안된 구조의 최대 장점은 잉여 비트를 이용하여 신호의 정진폭 특성을 얻을 수 있다는 것이다.
대역 확산 시스템에서 스펙트럼 효율을 유지하면서 정진폭을 얻는 또 다른 시스템으로서 레벨 클리핑을 이용하는 다중 위상 가변 확산 이득 시스템(multi-phase variable spreading gain system)이 있다. 이 구조에서는 부호 선택 알고리듬이 비트 오율(bit error rate) 성능에 결정적인 영향을 주게 된다. 그러나 이 시스템은 다중 부호 간의 간섭과 클리핑에 의한 손실 때문에 많은 부호를 사용하였을 경우(즉 상당히 높은 스펙트럼 효율을 원하는 시스템의 경우) 만족스럽지 못한 비트 오율 성능을 나타낸다는 문제점이 있다.
도 1a 및 도 1b는 종래 기술에 따른 패킷의 구조를 개략적으로 도시한 개략도이며, 도 2a 및 도 2b는 종래 기술에 따른 상관 관계(correlation)를 도시한 그래프이다.
도 1a는 일반적인 대역 확산 시스템에서 디지털 코드 동기화(Digital Code Synchronization)를 위한 패킷의 구조를 도시한다. 기본적인 통신 시스템에서 패킷은 프리앰블과 페이로드로 구성된다. 프리앰블은 보통 PN 시퀀스(sequence)를 반복적으로 사용하는 것이 보통인데, 상기 PN 시퀀스는 알려진 바와 같이 도 2b와 같은 상관 특성을 갖고 있다. 만일 CAZAC(Constant Amplitude Zero Auto-Correlation) 시퀀스와 같은 코드를 사용할 경우에는 도 2a와 같이 자기상관(autocorrelation)의 사이드로브(sidelobe)가 0이 될 경우도 있다. 경우에 따라서는 프리앰블의 끝 부분에 디리미터(delimiter)를 두는 경우도 있는데 이럴 경우에는 디리미터를 검출함으로서 페이로드의 시작을 알 수 있게 된다(Frame Synchronization). 페이로드 부분에서도 역시 같은 방법으로 PN 코드 확산이 되어 있다. 따라서 프리앰블이나 페이로드의 상관없이 동일한 PN 코드 동기 싱크로나이저(Code Synchronizer)로 동기를 잡게 된다.
도 3은 도 3은 종래 기술에 따른 디지털 코드 트래킹 장치를 도시한 블록도이다.
도 3을 참조하면, 종래 기술에 따른 디지털 코드 트래킹 장치는 정합 필터(10), 인터폴레이터(20), 온-타임 CAZAC 상관기(30), 알려진 CAZAC 시퀀스 생성부(40), 레이트 상관기(late correlator)(50a), 얼리 상관기(early correlator)(50b), 타이밍 프로세서(60) 및 타이밍 에러 검출부(70)를 포함한다.
종래 기술에 따른 디지털 코드 트래킹 장치의 동작 방법을 설명하면 아래와 같다.
먼저 수신신호 r(t)를 수신한 후 Ts 마다 주기적으로 수신신호를 샘플링 한다. 그 다음에, 샘플링 된 이산 신호를 정합 필터링한 후(최초에 mu=0으로 설정하게 되나 시간이 지나 트래킹이 충분히 수행되면 0<mu<1중 적절한 값으로 수렴된다) 인터폴레이션을 수행한다. 이렇게 하면 이론적으로 ISI free이면서 타이밍이 복원된 신호를 얻게 된다.
패킷의 초반부는 프리앰블로 구성되어 있고 이 프리앰블은 CAZAC 시퀀스와 같은 직교 부호로 전송되므로 이 신호에 대해 온-타임 CAZAC 상관값을 계속적으로 구한다. 이 상관값이 도 2의 정해놓은 임계값을 초과하는 타이밍을 온-타임(on- time)으로 정하고 이보다 하나 더 빠른 샘플을 얼리-타임 샘플(Early-time sample)로, 이보다 하나 더 느린 샘플을 레이트-타임 샘플(late-time Sample)로 정한다. 이렇게 하면 PN 코드 초기 동기는 모두 완료된다.
얼리-타임 샘플과 레이트-타임 샘플을 지연(delay) 없이 그대로 곱셈기와 누산기를 통과시켜 얼리-타임 상관 샘플 및 레이트-타임 상관 샘플을 각각 구한 후 그 차이를 구한다. 타이밍 에러(Timing Error)가 없다면 도 2a 및 도 2b에 도시된 바와 같이 두 상관 함수가 even이므로 차이 값이 0이 되지만 타이밍이 앞뒤로 흐르게 되면 +/-의 오류 값을 갖게 된다. 이후에 이 오류를 루프 필터링(Loop Filtering) 하여 잡음의 영향을 최소화하고 타이밍 프로세서(Timing Processor)(60)에 입력시킨다. 타이밍 프로세서는 오류의 양에 따라 샘플링 순간을 앞으로 당기거나 뒤로 밀고 인터폴레이터(20)의 계수를 변화시켜 타이밍을 잡게 된다. 이렇게 하면 PN 코드 트래킹까지 완료되어 수신신호의 적절한 칩 타이밍(Chip Timing)을 얻게 된다
상술한 종래 기술에 따른 디지털 코드 트래킹 장치 및 그 동작 방법은 사실 지금까지의 과정은 일반적인 대역 확산 시스템에서 PN 코드 동기화, 즉 Aquisition 및 Tracking에 적용되는 일반적인 기술이다. 한편 도 1b와 같이 CACB(Constant Amplitude Coded Bi-orthogonal) 변조된 경우의 패킷의 프리앰블은 일반적인 패킷과 동일한 구조를 갖고 있으므로 위에서 설명한 일반적인 Code Aquisition 및 Tracking이 그대로 적용될 수 있다. 그러나 페이로드 구간에서는 CAZAC 코드나 PN 코드와 같은 동일한 확산 코드로 데이터 열을 반복적으로 확산한 것이 아니다. 따 라서, CACB 변조된 신호에 대해서는 정확한 확산 코드를 알 수 없기 때문에 PN 코드 트래킹을 할 수 없는 문제점이 있다.
본 발명은 패킷의 페이로드 구간의 데이터를 복조한 후 다시 변조하여 코드 트래킹을 위한 디스프레딩 코드로 사용함으로써 패킷의 페이로드 구간에서도 트래킹이 가능한 정진폭 다중 부호 이진 직교 변조/복조 방법 및 장치 및 이를 이용한 코드 트래킹 방법 및 장치를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 정진폭 이진 직교 변조 방법은 (a) 수신된 직렬 신호를 9 비트의 병렬 신호로 변환하는 단계; (b) 상기 9 비트의 병렬 신호를 제1 선택 신호
Figure 112005077940310-pat00001
, 제2 선택 신호
Figure 112005077940310-pat00002
및 제3 선택 신호
Figure 112005077940310-pat00003
로 그루핑하는 단계; (c) 상기 9 비트의 병렬 신호를 정진폭 인코더에 입력하여 3 비트의 패리티
Figure 112005077940310-pat00004
를 생성 및 출력하는 단계; (d) 상기 각 선택 신호 그룹 및 패리티의 제2 비트 및 제3 비트를 이용하여 제1 내지 제4 직교 변조부에 각각 입력되는 제1 직교부호군
Figure 112005077940310-pat00005
, 제2 직교부호군
Figure 112005077940310-pat00006
, 제3 직교부호군
Figure 112005077940310-pat00007
및 제4 직교부호군
Figure 112005077940310-pat00008
의 원소 중 각각 하나씩을 선택하여 출력하는 단계; (e) 상기 각 신호 그룹 및 패리티의 제1 비트와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호군을 각각 멀티플라이하여 출력하는 단계; 및 (f) 상기(e) 단계의 출력신호를 더하여 정진폭 신호를 출력하는 단계를 포함하는 것을 특징 으로 한다.
바람직하게는, 상기 패리티
Figure 112005077940310-pat00009
는
Figure 112005077940310-pat00010
를 만족하며, 상기 제1 내지 제4 직교 부호는 직교부호 집합
Figure 112005077940310-pat00011
에서 선택된다(단,
Figure 112005077940310-pat00012
이며
Figure 112005077940310-pat00013
과
Figure 112005077940310-pat00014
은 행 인덱스
Figure 112005077940310-pat00015
와 열 인덱스
Figure 112005077940310-pat00016
를 이진수로 표현했을 때 각각의 비트임). 여기서, 상기 직교 부호 집합
Figure 112005077940310-pat00017
를
Figure 112005077940310-pat00018
라 할 때 상기
Figure 112005077940310-pat00019
의 열 인덱스 i, j, k, l은 각각
Figure 112005077940310-pat00020
를 만족할 수 있다.
본 발명에　따른 정진폭 이진 직교 변조 장치는 수신한 직렬 신호를 제1 선택 신호
Figure 112005077940310-pat00021
, 제2 선택 신호
Figure 112005077940310-pat00022
및 제3 선택 신호
Figure 112005077940310-pat00023
로 이루어진 9 비트의 병렬 신호로 변환하여 출력하는 직병렬 변환부; 상기 9 비트의 병렬 신호로부터 3 비트의 패리티
Figure 112005077940310-pat00024
를 생성하여 출력하는 정진폭 인코더부; 상기 각 선택 신호 그룹 및 패리티의 제2 비트 및 제3 비트를 입력받아 제1 직교부 호군
Figure 112005077940310-pat00025
, 제2 직교부호군
Figure 112005077940310-pat00026
, 제3 직교부호군
Figure 112005077940310-pat00027
및 제4 직교부호군
Figure 112005077940310-pat00028
의 원소 중 각각 하나씩을 선택하여 직교 부호를 출력하는 제1 내지 제4 직교 변조부; 및 상기 각 신호 그룹의 제1 비트 및 상기 패리티의 제1 비트와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호군을 각각 멀티플라이하는 제1 내지 제4 멀티플라이어를 각각 포함하는 제1 내지 제4 이진 직교 변조부; 및 상기 제1 내지 제4 이진 직교 변조부의 출력을 더하여 정진폭 신호를 출력하는 덧셈기를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 패리티
Figure 112005077940310-pat00029
는
Figure 112005077940310-pat00030
를 만족하는 것을 특징으로 하며, 상기 제1 내지 제4 직교 부호는 직교부호 집합
Figure 112005077940310-pat00031
에서 선택되며(단,
Figure 112005077940310-pat00032
이며
Figure 112005077940310-pat00033
과
Figure 112005077940310-pat00034
은 행 인덱스
Figure 112005077940310-pat00035
와 열 인덱스
Figure 112005077940310-pat00036
를 이진수로 표현했을 때 각각의 비트임), 상기 직교 부호 집합
Figure 112005077940310-pat00037
를
Figure 112005077940310-pat00038
라 할 때 상기
Figure 112005077940310-pat00039
의 열 인덱 스 i, j, k, l은 각각
Figure 112005077940310-pat00040
를 만족한다.
본 발명에 따른 코드 트래킹 방법은 프리앰블 구간 및 페이로드 구간을 포함하는 수신 패킷을 트래킹하는 코드 트래킹 방법에 있어서, (a) 상기 페이로드 구간의 데이터에 대한 CACB 복조를 수행하는 단계; (b) 상기 복조된 페이로드 구간의 데이터에 대한 CACB 변조를 수행하는 단계; (c) 경로 선택 수단을 스위칭하여 상기 프리앰블 구간에 대하여 알려진 CAZAC 시퀀스 및 상기 수신 패킷을 상관기로 입력하는 단계; (d) 상기 (c) 단계에서 상기 상관기의 출력인 프리앰블 상관 샘플에 대한 코드 트래킹을 수행하는 단계; (e) 상기 경로 선택 수단을 스위칭하여 상기 변조된 페이로드 구간의 데이터및 상기 수신 패킷을 상기 상관기로 입력하는 단계; 및 (f) 상기 (e) 단계에서 상관기의 출력인 상기 변조된 페이로드 구간의 데이터에 대한 코드 트래킹을 수행하는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 (a) 및 (b) 단계를 수행하는 동안 상기 수신 패킷의 상관기로의 입력을 지연시키는 단계를 더 포함하며, 상기 지연시키는 단계를 수행하기 전에 상기 수신 패킷을 정합 필터링하는 단계 및 상기 정합 필터링된 수신 패킷을 인터폴레이션하는 단계를 더 포함한다.
또한, 상기 (a) 단계는 제1 직교부호군
Figure 112005077940310-pat00041
, 제2 직교부호군
Figure 112005077940310-pat00042
및 제3 직교부호군
Figure 112005077940310-pat00043
와 페이로드 구간의 데이터의 상관값을 각각 출력하는 단계; 상기 제1 내지 제3 직교 부호 각각에 대하여 상관값이 최대일 때 직교 부호의 인덱스를 각각 선택하는 단계; 상기 인덱스로부터 2 비트의 데이터를 각각 복조하는 단계; 및 상관 부호에 따라 1 또는 0을 출력하는 단계를 포함한다. 상기 (b) 단계는 수신된 직렬 신호를 9 비트의 병렬 신호로 변환하는 단계; 상기 9 비트의 병렬 신호를 제1 선택 신호
Figure 112005077940310-pat00044
, 제2 선택 신호
Figure 112005077940310-pat00045
및 제3 선택 신호
Figure 112005077940310-pat00046
로 그루핑하는 단계; 상기 9 비트의 병렬 신호를 정진폭 인코더에 입력하여 3 비트의 패리티
Figure 112005077940310-pat00047
를 생성 및 출력하는 단계; 상기 각 선택 신호 그룹 및 패리티의 제2 비트 및 제3 비트를 이용하여 제1 내지 제4 직교 변조부에 각각 입력되는 제1 직교부호군
Figure 112005077940310-pat00048
, 제2 직교부호군
Figure 112005077940310-pat00049
, 제3 직교부호군
Figure 112005077940310-pat00050
및 제4 직교부호군
Figure 112005077940310-pat00051
의 원소 중 각각 하나씩을 선택하여 출력하는 단계; 상기 각 신호 그룹 및 패리티의 제1 비트와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호를 각각 멀티플라이하여 출력하는 단계; 및 상기(e) 단계의 출력신호를 더하여 정진폭 신호를 출력하는 단계를 포함한다.
본 발명에 따른 코드 트래킹 장치는 프리앰블 구간 및 페이로드 구간을 포함하는 수신 패킷을 트래킹하는 코드 트래킹 장치에 있어서, 상기 페이로드 구간의 데이터에 대하여 CACB 복조를 수행하는 CACB 복조부; 상기 CACB 복조부에서 복조된 페이로드 구간의 데이터에 대하여 CACB 변조를 수행하는 CACB 변조부; 상기 변조된 페이로드 구간에 대한 데이터와 상기 프리앰블 구간에 대한 알려진 CAZAC 시퀀스 중 어느 하나를 선택하여 출력하는 경로 선택부; 상기 경로 선택부의 출력과 상기 수신 패킷을 입력받아 상관값을 출력하는 상관부; 및 상기 상관부의 출력을 입력받아 타이밍 오류를 검출하는 타이밍 오류 검출부를 포함한다.
바람직하게는, 상기 CACB 복조부 및 CACB 변조부가 상기 복조 및 변조를 수행하는 동안 상기 수신 패킷의 상관기로의 입력을 지연시키는 지연부를 더 포함하며, 상기 수신 패킷을 정합 필터링하는 정합 필터 및 상기 정합 필터링된 수신 패킷을 인터폴레이션하여 상기 지연부로 입력하는 인터폴레이션부를 더 포함한다.
또한, CACB 변조부는 수신한 직렬 신호를 제1 선택 신호
Figure 112005077940310-pat00052
, 제2 선택 신호
Figure 112005077940310-pat00053
및 제3 선택 신호
Figure 112005077940310-pat00054
로 이루어진 9 비트의 병렬 신호로 변환하여 출력하는 직병렬 변환부; 상기 9 비트의 병렬 신호로부터 3 비트의 패리티
Figure 112005077940310-pat00055
를 생성하여 출력하는 정진폭 인코더부; 상기 각 선택 신호 그룹 및 패리티의 제2 비트 및 제3 비트를 입력받아 제1 직교부호군
Figure 112005077940310-pat00056
, 제2 직교부호군
Figure 112005077940310-pat00057
, 제3 직교부호군
Figure 112005077940310-pat00058
및 제4 직교부호군
Figure 112005077940310-pat00059
의 원소 중 각각 하나씩을 선택하여 직교 부호를 출력하는 제1 내지 제4 직교 변조부; 및 상기 각 신호 그룹의 제1 비트 및 상기 패리티의 제1 비트와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호를 각각 멀티플라이하는 제1 내지 제4 멀티플라이어를 각각 포함하는 제1 내지 제4 이진 직교 변조부; 및 상기 제1 내지 제4 이진 직교 변조부의 출력을 더하여 정진폭 신호를 출력하는 덧셈기를 포함한다.
바람직하게는, 상기 CACB 복조부는 제1 내지 제3 이진 직교 복조기를 포함하 되, 상기 제1 이진 직교 복조기는 제1 직교부호군
Figure 112005077940310-pat00060
와 페이로드 구간의 데이터의 상관값을 출력하는 제1 상관기 뱅크; 상기 상관값이 최대일 때 직교 부호의 인덱스를 선택하는 제1 최대값 선택부; 및 상기 인덱스로부터 2 비트의 데이터를 복조하며, 상관 부호에 따라 1 또는 0을 출력하는 제1 경판정부를 포함하며, 상기 제2 이진 직교 복조기는 제2 직교부호군
Figure 112005077940310-pat00061
와 페이로드 구간의 데이터의 상관값을 출력하는 제2 상관기 뱅크; 상기 상관값이 최대일 때 직교 부호의 인덱스를 선택하는 제2 최대값 선택부; 및 상기 인덱스로부터 2 비트의 데이터를 복조하며, 상관 부호에 따라 1 또는 0을 출력하는 제2 경판정부를 포함하며, 상기 제3 이진 직교 복조기는 제3 직교부호군
Figure 112005077940310-pat00062
와 페이로드 구간의 데이터의 상관값을 출력하는 제3 상관기 뱅크; 상기 상관값이 최대일 때 직교 부호의 인덱스를 선택하는 제3 최대값 선택부; 및 상기 인덱스로부터 2 비트의 데이터를 복조하며, 상관 부호에 따라 1 또는 0을 출력하는 제3 경판정부를 포함한다.
이하에서는 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 디지털 코드 트래킹 장치를 도시한 블록도이다.
도 4를 참조하면, 본 발명에 따른 디지털 코드 트래킹 장치(100)는 정합 필터(110), 인터폴레이터(120), 온-타임 CAZAC 상관기(130), 지연부(140), 알려진 CAZAC 시퀀스 생성부(150), 타이밍 프로세서(160), 타이밍 에러 검출부(170), 레이트 상관기(late correlator)(180a), 얼리 상관기(early correlator)(180b)로 이루 어진 상관부, 경로 선택부(190), CACB 복조부(200) 및 CACB 변조부(210)를 포함한다.
정합 필터(110), 인터폴레이터(120), 온-타임 CAZAC 상관기(130), 알려진 CAZAC 시퀀스 생성부(150), 타이밍 프로세서(160), 타이밍 에러 검출부(170), 레이트 상관기(late correlator)(180a) 및 얼리 상관기(early correlator)(180b)는 종래 기술과 동일하므로 상세한 설명은 생략하고 지연부(140), 경로 선택부(190), CACB 복조부(200) 및 CACB 변조부(210)를 중심으로 설명한다.
수신 패킷은 프리앰블 구간 및 페이로드 구간으로 이루어진다. 페이로드 구간은 도 1b에 도시된 바와 같이 정진폭 이진 직교 변조 방식으로 변조되어 있다.
먼저, 프리앰블 구간에 대해서는 종래 기술과 같이 코드 트래킹을 수행한다. 즉, 수신신호 r(t)를 수신한 후 Ts 마다 주기적으로 수신신호를 샘플링 한다. 그 다음에, 샘플링 된 이산 신호를 정합 필터링한 후(최초에 mu=0으로 설정하게 되나 시간이 지나 트래킹이 충분히 수행되면 0<mu<1중 적절한 값으로 수렴된다) 인터폴레이션을 수행한다. 프리앰블은 CAZAC 시퀀스와 같은 직교 부호로 전송되므로 이 신호에 대해 온-타임 CAZAC 상관값을 계속적으로 구한다. 이 상관값이 소정의 임계값을 초과하는 타이밍을 온-타임(on-time)으로 정하고 이보다 하나 더 빠른 샘플을 얼리-타임 샘플(Early-time sample)로, 이보다 하나 더 느린 샘플을 레이트-타임 샘플(late-time Sample)로 정한다. 이렇게 하면 PN 코드 초기 동기는 모두 완료된다. 이 경우 경로 선택부(190)는 알려진 CAZAC 시퀀스 생성부(150)의 출력이 레이트 상관기(180a) 및 얼리 상관기(180b)에 입력되도록 적절히 신호 경로를 변경한 다.
수신 패킷의 페이로드 구간의 데이터는 CACB 복조부(200)에 의해 CACB 복조가 수행된다. CACB 복조부(200)에 의해 복조된 페이로드 구간의 데이터는 CACB 변조부(210)에 의해 CACB 변조가 수행된다.
CACB 변조가 완료된 페이로드 구간은 경로 선택부(190)의 적절한 경로 선택에 의하여 레이트 상관기(180a) 및 얼리 상관기(180b)로 입력되고 레이트 상관기(180a) 및 얼리 상관기(180b)에 의해 상관값이 출력된다. 출력된 상관값은 타이밍 오류 검출부(170)로 입력되어 그 차이가 계산된다. 타이밍 에러(Timing Error)가 없다면 차이 값이 0이 되지만 타이밍이 앞뒤로 흐르게 되면 +/-의 오류 값을 갖게 된다.
지연부(140)는 CACB 복조부(200) 및 CACB 변조부(210)가 상기 복조 및 변조를 수행하는 동안 수신 패킷의 상관기로의 입력을 지연시키는 기능을 수행한다. 따라서, 지연부(140)는 수신 패킷의 페이로드 구간에서만 동작한다.
이하에서는, 본 발명에 따른 CACB 변조부(210) 및 CACB 복조부(200)에 대하여 상세히 설명한다.
도 5는 본 발명에 따른 정진폭 다중 부호 이진 직교 변조 장치를 도시한 블록도이다.
도 5를 참조하면, CACB 변조부(210)는 직병렬 변환부(300), 정진폭 인코더부(310), 제1 내지 제4 직교 변조부(330-1, 330-2, 330-3, 330-4) 및 제1 내지 제4 멀티플라이어(340-1, 340-2, 340-3, 340-4)로 이루어지는 제1 내지 제4 이진 직교 변조부(320-1, 320-2, 320-3, 320-4) 및 덧셈기(350)를 포함한다.
직병렬 변환부(300)는 수신한 직렬 신호를 제1 선택 신호
Figure 112005077940310-pat00063
, 제2 선택 신호
Figure 112005077940310-pat00064
및 제3 선택 신호
Figure 112005077940310-pat00065
로 이루어진 9 비트의 병렬 신호로 변환하여 출력한다.
정진폭 인코더부(310)는 상기 9 비트의 병렬 신호로부터 3 비트의 패리티
Figure 112005077940310-pat00066
를 생성하여 출력한다.
제1 내지 제4 직교 변조부(330-1, 330-2, 330-3, 330-4)는 상기 각 선택 신호 그룹 및 패리티의 제2 비트
Figure 112005077940310-pat00067
및 제3 비트
Figure 112005077940310-pat00068
를 입력받아 제1 직교부호군
Figure 112005077940310-pat00069
, 제2 직교부호군
Figure 112005077940310-pat00070
, 제3 직교부호군
Figure 112005077940310-pat00071
및 제4 직교부호군
Figure 112005077940310-pat00072
의 원소 중 각각 하나씩을 선택하여 직교 부호를 출력하고, 제1 내지 제4 멀티플라이어(340-1, 340-2, 340-3, 340-4)는 상기 각 신호 그룹의 제1 비트 및 상기 패리티의 제1 비트
Figure 112005077940310-pat00073
와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호를 각각 멀티플라이하여 출력한다.
덧셈기(350)는 제1 내지 제4 이진 직교 변조부(320-1, 320-2, 320-3, 320-4)의 출력을 더하여 정진폭 신호를 출력한다.
본 발명에 따른 정진폭 다중 부호 이진 직교 변조 장치의 동작 방법은 다음과 같다.
먼저, 수신된 직렬 신호는 직병렬 변환부(300)에 의해 9 비트의 병렬 신호로 변환되어 출력된다. 출력된 9 비트의 병렬 신호는 제1 선택 신호
Figure 112005077940310-pat00074
, 제2 선택 신호
Figure 112005077940310-pat00075
및 제3 선택 신호
Figure 112005077940310-pat00076
로 그루핑되어 제1 내지 제3 이진 직교 변조부(320-1, 320-2, 320-3)로 입력된다. 또한, 상기 9 비트의 병렬 신호는 정진폭 인코더(310)에 입력되어 3 비트의 패리티
Figure 112005077940310-pat00077
가 생성된다. 3 비트의 패리티
Figure 112005077940310-pat00078
는 제4 이진 직교 변조부(320-4)로 입력된다.
상기 각 선택 신호 그룹 및 패리티의 제2 비트
Figure 112005077940310-pat00079
및 제3 비트
Figure 112005077940310-pat00080
를 이용하여 제1 내지 제4 직교 변조부(330-1, 330-2, 330-3, 330-4)에 각각 입력되는 제1 직교부호군
Figure 112005077940310-pat00081
, 제2 직교부호군
Figure 112005077940310-pat00082
, 제3 직교부호군
Figure 112005077940310-pat00083
및 제4 직교부호군
Figure 112005077940310-pat00084
의 비트 중 각각 하나씩이 선택되어 출력된다.
상기 각 신호 그룹 및 패리티의 제1 비트
Figure 112005077940310-pat00085
와 상기 제1 내지 제4 직교 변조부(330-1, 330-2, 330-3, 330-4)에서 출력되는 직교 부호는 각각 멀티플라이되어 출력된다. 제1 내지 제4 직교 변조부(330-1, 330-2, 330-3, 330-4)의 출력은 모두 더해져 정진폭 신호가 출력된다.
이하에서는, 본 발명에 따른 정진폭 다중 부호 이진 직교 변조 장치의 동작 방법을 더욱 상세히 설명한다.
정진폭 부호기(310)에서는, 하기 수학식 1에 따라 3그룹의 비트 ({
Figure 112005077940310-pat00086
}, {
Figure 112005077940310-pat00087
}, {
Figure 112005077940310-pat00088
})들로부터 3비트의 패리티 (
Figure 112005077940310-pat00089
)를 발생시키게 된다.
Figure 112005077940310-pat00090
여기서
Figure 112005077940310-pat00091
는 배타적 OR(Exclusive OR) 연산을 의미한다. 이진 직교 변조부에서는 데이터 비트 ({
Figure 112005077940310-pat00092
}, {
Figure 112005077940310-pat00093
}, {
Figure 112005077940310-pat00094
}, {
Figure 112005077940310-pat00095
})들에 해당되는 직교 부호가
Figure 112005077940310-pat00096
직교 부호 집합의 부분 집합에서 선택된다.
여기서 하다마드 행렬로 불리는
Figure 112005077940310-pat00097
차원의 직교 부호
Figure 112005077940310-pat00098
은 수학식 2와 같이 생성된다.
Figure 112005077940310-pat00099
여기서
Figure 112005077940310-pat00100
이며
Figure 112005077940310-pat00101
과
Figure 112005077940310-pat00102
은 행 인덱스
Figure 112005077940310-pat00103
와 열 인덱스
Figure 112005077940310-pat00104
를 이진수로 표현했을 때 각각 의 비트를 의미한다. 즉
Figure 112005077940310-pat00105
이다.
직교 부호
Figure 112005077940310-pat00106
은 하기의 수학식 4와 같이 4개의 부 집합으로 나누어 질 수 있다.
Figure 112005077940310-pat00107
이중 첫 번째 부 집합
Figure 112005077940310-pat00108
에서 열 인덱스
Figure 112005077940310-pat00109
의 이진 표현 식은 다음과 같다.
Figure 112005077940310-pat00110
그리고 다른 부 집합
Figure 112005077940310-pat00111
,
Figure 112005077940310-pat00112
,
Figure 112005077940310-pat00113
에서 열 인덱스
Figure 112005077940310-pat00114
,
Figure 112005077940310-pat00115
,
Figure 112005077940310-pat00116
의 이진 표현 식은 하기의 수학식 6과 같다.
Figure 112005077940310-pat00117
여기서 {
Figure 112005077940310-pat00118
}, {
Figure 112005077940310-pat00119
}, {
Figure 112005077940310-pat00120
}, 그리고 {
Figure 112005077940310-pat00121
}는 데이터 비트들이다. 위와 같이 결정된 인덱스 (
Figure 112005077940310-pat00122
)에 의해 선택된 직교 부호 (
Figure 112005077940310-pat00123
)들은 각각 또 다른 데이터 비트인 {
Figure 112005077940310-pat00124
=
Figure 112005077940310-pat00125
}에 의해 곱해져서 하기의 수학식 7과 같이 모두 더해지 게 된다.
Figure 112005077940310-pat00126
수학식 2를 수학식 7에 대입하면 하기의 수학식 8과 같은 최종적인 정진폭 다중 부호 이진 직교 변조 신호가 만들어지게 된다.
Figure 112005077940310-pat00127
정진폭 다중 부호 이진 직교 변조의
Figure 112005077940310-pat00128
번째 칩은 다음과 같이 정진폭을 유지하게 된다.
Figure 112005077940310-pat00129
상기 수학식 9는 아래의 과정을 통하여 얻어진다.
먼저, 수학식 3, 5 및 6으로 부터 다음의 수학식 10을 얻을 수 있다.
Figure 112005077940310-pat00130
만일 하기의 수학식 11과 같은 조건을 가정하면
Figure 112005077940310-pat00131
하기의 수학식 12와 같은 방정식을 얻을 수 있다.
Figure 112005077940310-pat00132
위의 식은
Figure 112005077940310-pat00133
,
Figure 112005077940310-pat00134
,
Figure 112005077940310-pat00135
와
Figure 112005077940310-pat00136
의 값 중 1의 개수가 항상 짝수개 임을 의미한다. 그러므로
Figure 112005077940310-pat00137
,
Figure 112005077940310-pat00138
,
Figure 112005077940310-pat00139
와
Figure 112005077940310-pat00140
사이의 관계는 다음과 같이 표현될 수 있다.
Figure 112005077940310-pat00141
그리고
Figure 112005077940310-pat00142
정진폭 다중 부호 이진 직교 변조 신호의
Figure 112005077940310-pat00143
번째 칩은 아래와 같이 표현될 수 있다.
Figure 112005077940310-pat00144
여기서 하기의 수학식 16과 같은 식을 가정하자.
Figure 112005077940310-pat00145
그러면 아래와 같은 방정식들을 얻을 수 있다.
Figure 112005077940310-pat00146
Figure 112005077940310-pat00147
수학식 14와 수학식 18을 수학식 15에 대입하면
Figure 112005077940310-pat00148
번째 칩은 아래와 같이 다시 표현될 수 있다.
Figure 112005077940310-pat00149
그러므로 수학식 11로부터 극성 비트에 대한 정진폭 부호화의 조건은 아래와 같음을 알 수 있다.
Figure 112005077940310-pat00150
그리고 수학식 16으로 부터 데이터 비트에 대한 정진폭 부호화의 조건은 아래와 같음을 알 수 있다.
Figure 112005077940310-pat00151
이상에서는, 상기 수학식 9를 구하는 과정에 대하여 상세히 설명하였다.
이제 가산성 백색 가우스 잡음 채널 (AWGN: additive white Gaussian channel)
Figure 112005077940310-pat00152
를 가정하자. 이진 위상 변조 (BPSK : binary phase shift keying)로 신호를 전송한다고 가정하면 수신기에서 수신되는 신호는 다음과 같이 표현될 수 있다.
Figure 112005077940310-pat00153
이진 직교 부호 집합은 사실 서로 antipodal인 두 가지 직교 코드의 모임이다. 따라서 본 발명에 따른 정진폭 다중 부호 이진 직교 신호에는 여러 가지 장점 이 있다. 첫 번째로 상기 신호는 스펙트럼 효율의 향상을 얻을 수 있다.
Figure 112005077940310-pat00154
왈쉬 하다마드 부호를 사용할 경우 직교 변조 신호의 스펙트럼 효율은 4/16이고, 이진 직교 변조 신호의 스펙트럼 효율은 5/16이며, 정진폭 이진 직교 변조의 스펙트럼 효율은 9/16이 된다. 두 번째로 정진폭 다중부호 이진직교 변조는 다중 부호 신호에 비해 정진폭 특성을 갖기 때문에 다중 레벨로 인한 전력 증폭기의 비선형성 문제를 원천적으로 해결 할 수 있다. 마지막으로 antipodal 신호는 직교 신호보다 더 좋은 거리 (distance) 특성을 가지므로 이진 직교변조의 BER 성능이 직교 변조보다 더 우수하다는 장점이 있다.
도 6은 본 발명에 따른 정진폭 다중 부호 이진 직교 복조 장치를 도시한 블록도이다.
도 6을 참조하면, 본 발명에 따른 정진폭 다중 부호 이진 직교 복조 장치는 제1 내지 제3 이진 직교 복조기(400-1, 400-2, 400-3)를 포함한다.
제1 내지 제3 이진 직교 복조기(400-1, 400-2, 400-3)는 각각 제1 이진 직교 복조기(400-1)는 제1 상관기 뱅크(미도시)를 포함하는 제1 상관기 뱅크(410-1), 제1 최대값 선택부(420-1) 및 제1 경판정부(430-1)를 포함한다.
제1 상관기 뱅크(410-1)는 제1 직교부호군
Figure 112005077940310-pat00155
와 페이로드 구간의 데이터의 상관값을 출력하며, 제1 최대값 선택부(400-1)는 상기 상관값이 최대일 때 직교 부호의 인덱스를 선택한다. 제1 경판정부(430-1)는 상기 인덱스로부터 2 비트의 데이터를 복조하고, 상관 부호에 따라 1 또는 0을 출력한다.
제2 이진 직교 복조기(400-2) 및 제3 이진 직교 복조기(400-3)는 제1 이진 직교 복조기(400-1)와 동일한 구조를 가지며, 다만 각각 제2 직교부호군
Figure 112005077940310-pat00156
및 제3 직교부호군
Figure 112005077940310-pat00157
와 페이로드 구간의 데이터의 상관값을 출력한다.
본 발명에 따른 정진폭 다중 부호 이진 직교 변조/복조 방법 및 장치 및 이를 이용한 코드 트래킹 방법 및 장치는 패킷의 페이로드 구간의 데이터를 복조한 후 다시 변조하여 코드 트래킹을 위한 디스프레딩 코드로 사용함으로써 패킷의 페이로드 구간에서도 트래킹이 가능하다는 장점이 있다. 또한, 본 발명에 따른 방법 및 장치는 매우 높은 스펙트럼 효율을 지원할 수 있으며, 선형 동작 영역이 작은 전력 증폭기를 사용할 수 있기 때문에 기존의 다중 부호 변조에 비해 전력 소모가 작다는 장점이 있다. 특히, 정진폭 형성에 사용된 여분의 부호 비트를 이용하여 오류를 정정 함으로서 향상된 비트 오율 성능을 제공하므로 고속 데이터 전송 속도를 제공해야하는 무선 LAN/PAN 및 UWB 시스템의 물리층으로 사용될 수 있다.

Claims (18)

  1. 정진폭 이진 직교 변조 방법에 있어서,
    (a) 수신된 직렬 신호를 9 비트의 병렬 신호로 변환하는 단계;
    (b) 상기 9 비트의 병렬 신호를 제1 선택 신호
    Figure 112005077940310-pat00158
    , 제2 선택 신호
    Figure 112005077940310-pat00159
    및 제3 선택 신호
    Figure 112005077940310-pat00160
    로 그루핑하는 단계;
    (c) 상기 9 비트의 병렬 신호를 정진폭 인코더에 입력하여 3 비트의 패리티
    Figure 112005077940310-pat00161
    를 생성 및 출력하는 단계;
    (d) 상기 각 선택 신호 그룹 및 패리티의 제2 비트 및 제3 비트를 이용하여 제1 내지 제4 직교 변조부에 각각 입력되는 제1 직교부호군
    Figure 112005077940310-pat00162
    , 제2 직교부호군
    Figure 112005077940310-pat00163
    , 제3 직교부호군
    Figure 112005077940310-pat00164
    및 제4 직교부호군
    Figure 112005077940310-pat00165
    의 원소 중 각각 하나씩을 선택하여 출력하는 단계;
    (e) 상기 각 신호 그룹 및 패리티의 제1 비트와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호군을 각각 멀티플라이하여 출력하는 단계; 및
    (f) 상기(e) 단계의 출력신호를 더하여 정진폭 신호를 출력하는 단계
    를 포함하는 것을 특징으로 하는 정진폭 이진 직교 변조 방법.
  2. 제1항에 있어서,
    상기 패리티
    Figure 112005077940310-pat00166
    는
    Figure 112005077940310-pat00167
    를 만족 하는 것을 특징으로 하는 정진폭 이진 직교 변조 방법.
  3. 제1항에 있어서,
    상기 제1 내지 제4 직교 부호는
    직교부호 집합
    Figure 112005077940310-pat00168
    에서 선택되는 것을 특징으로 하는 정진폭 이진 직교 변조 방법(단,
    Figure 112005077940310-pat00169
    이며
    Figure 112005077940310-pat00170
    과
    Figure 112005077940310-pat00171
    은 행 인덱스
    Figure 112005077940310-pat00172
    와 열 인덱스
    Figure 112005077940310-pat00173
    를 이진수로 표현했을 때 각각의 비트임).
  4. 제3항에 있어서,
    상기 직교 부호 집합
    Figure 112005077940310-pat00174
    를
    Figure 112005077940310-pat00175
    라 할 때 상기
    Figure 112005077940310-pat00176
    의 열 인덱스 i, j, k, l은 각각
    Figure 112005077940310-pat00177
    를 만족하는 것을 특징으로 하는 정진폭 이진 직교 변조 방법.
  5. 정진폭 이진 직교 변조 장치에 있어서,
    수신한 직렬 신호를 제1 선택 신호
    Figure 112005077940310-pat00178
    , 제2 선택 신호
    Figure 112005077940310-pat00179
    및 제3 선택 신호
    Figure 112005077940310-pat00180
    로 이루어진 9 비트의 병렬 신호로 변환하여 출력하는 직병렬 변환부;
    상기 9 비트의 병렬 신호로부터 3 비트의 패리티
    Figure 112005077940310-pat00181
    를 생성하여 출력하는 정진폭 인코더부;
    상기 각 선택 신호 그룹 및 패리티의 제2 비트 및 제3 비트를 입력받아 제1 직교부호군
    Figure 112005077940310-pat00182
    , 제2 직교부호군
    Figure 112005077940310-pat00183
    , 제3 직교부호군
    Figure 112005077940310-pat00184
    및 제4 직교부호군
    Figure 112005077940310-pat00185
    의 원소 중 각각 하나씩을 선택하여 직교 부호를 출력하는 제1 내지 제4 직교 변조부; 및
    상기 각 신호 그룹의 제1 비트 및 상기 패리티의 제1 비트와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호군을 각각 멀티플라이하는 제1 내지 제4 멀티플라이어
    를 각각 포함하는 제1 내지 제4 이진 직교 변조부; 및
    상기 제1 내지 제4 이진 직교 변조부의 출력을 더하여 정진폭 신호를 출력하는 덧셈기
    를 포함하는 것을 특징으로 하는 정진폭 이진 직교 변조 장치.
  6. 제5항에 있어서,
    상기 패리티
    Figure 112005077940310-pat00186
    는
    Figure 112005077940310-pat00187
    를 만족하는 것을 특징으로 하는 정진폭 이진 직교 변조 장치.
  7. 제5항에 있어서,
    상기 제1 내지 제4 직교 부호는
    직교부호 집합
    Figure 112005077940310-pat00188
    에서 선택되는 것을 특징으로 하는 정진폭 이진 직교 변조 장치(단,
    Figure 112005077940310-pat00189
    이며
    Figure 112005077940310-pat00190
    과
    Figure 112005077940310-pat00191
    은 행 인덱스
    Figure 112005077940310-pat00192
    와 열 인덱스
    Figure 112005077940310-pat00193
    를 이진수로 표현했을 때 각각의 비트임).
  8. 제7항에 있어서,
    상기 직교 부호 집합
    Figure 112005077940310-pat00194
    를
    Figure 112005077940310-pat00195
    라 할 때 상기
    Figure 112005077940310-pat00196
    의 열 인덱스 i, j, k, l은 각각
    Figure 112005077940310-pat00197
    를 만족하는 것을 특징으로 하는 정진폭 이진 직교 변조 장치.
  9. 프리앰블 구간 및 페이로드 구간을 포함하는 수신 패킷을 트래킹하는 코드 트래킹 방법에 있어서,
    (a) 상기 페이로드 구간의 데이터에 대한 CACB 복조를 수행하는 단계;
    (b) 상기 복조된 페이로드 구간의 데이터에 대한 CACB 변조를 수행하는 단계;
    (c) 경로 선택 수단을 스위칭하여 상기 프리앰블 구간에 대하여 알려진 CAZAC 시퀀스 및 상기 수신 패킷을 상관기로 입력하는 단계;
    (d) 상기 (c) 단계에서 상기 상관기의 출력인 프리앰블 상관 샘플에 대한 코드 트래킹을 수행하는 단계;
    (e) 상기 경로 선택 수단을 스위칭하여 상기 변조된 페이로드 구간의 데이터및 상기 수신 패킷을 상기 상관기로 입력하는 단계; 및
    (f) 상기 (e) 단계에서 상관기의 출력인 상기 변조된 페이로드 구간의 데이터에 대한 코드 트래킹을 수행하는 단계
    를 포함하는 것을 특징으로 하는 코드 트래킹 방법.
  10. 제9항에 있어서,
    상기 (a) 및 (b) 단계를 수행하는 동안 상기 수신 패킷의 상관기로의 입력을 지연시키는 단계를 더 포함하는 것을 특징으로 하는 코드 트래킹 방법.
  11. 제10항에 있어서,
    상기 지연시키는 단계를 수행하기 전에 상기 수신 패킷을 정합 필터링하는 단계 및 상기 정합 필터링된 수신 패킷을 인터폴레이션하는 단계를 더 포함하는 것을 특징으로 하는 코드 트래킹 방법.
  12. 제9항에 있어서,
    상기 (a) 단계는
    제1 직교부호군 , 제2 직교부호군
    Figure 112005077940310-pat00199
    및 제3 직교부호군
    Figure 112005077940310-pat00200
    와 페이로드 구간의 데이터의 상관값을 각각 출력하는 단계;
    상기 제1 내지 제3 직교 부호 각각에 대하여 상관값이 최대일 때 직교 부호의 인덱스를 각각 선택하는 단계;
    상기 인덱스로부터 2 비트의 데이터를 각각 복조하는 단계; 및
    상관 부호에 따라 1 또는 0을 출력하는 단계
    를 포함하는 것을 특징으로 하는 코드 트래킹 방법.
  13. 제9항에 있어서,
    상기 (b) 단계는
    수신된 직렬 신호를 9 비트의 병렬 신호로 변환하는 단계;
    상기 9 비트의 병렬 신호를 제1 선택 신호
    Figure 112005077940310-pat00201
    , 제2 선택 신호
    Figure 112005077940310-pat00202
    및 제3 선택 신호
    Figure 112005077940310-pat00203
    로 그루핑하는 단계;
    상기 9 비트의 병렬 신호를 정진폭 인코더에 입력하여 3 비트의 패리티
    Figure 112005077940310-pat00204
    를 생성 및 출력하는 단계;
    상기 각 선택 신호 그룹 및 패리티의 제2 비트 및 제3 비트를 이용하여 제1 내지 제4 직교 변조부에 각각 입력되는 제1 직교부호군
    Figure 112005077940310-pat00205
    , 제2 직교부호군
    Figure 112005077940310-pat00206
    , 제3 직교부호군
    Figure 112005077940310-pat00207
    및 제4 직교부호군
    Figure 112005077940310-pat00208
    의 원소 중 각각 하나씩을 선택하여 출력하는 단계;
    상기 각 신호 그룹 및 패리티의 제1 비트와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호를 각각 멀티플라이하여 출력하는 단계; 및
    상기(e) 단계의 출력신호를 더하여 정진폭 신호를 출력하는 단계
    를 포함하는 것을 특징으로 하는 코드 트래킹 방법.
  14. 프리앰블 구간 및 페이로드 구간을 포함하는 수신 패킷을 트래킹하는 코드 트래킹 장치에 있어서,
    상기 페이로드 구간의 데이터에 대하여 CACB 복조를 수행하는 CACB 복조부;
    상기 CACB 복조부에서 복조된 페이로드 구간의 데이터에 대하여 CACB 변조를 수행하는 CACB 변조부;
    상기 변조된 페이로드 구간에 대한 데이터와 상기 프리앰블 구간에 대한 알려진 CAZAC 시퀀스 중 어느 하나를 선택하여 출력하는 경로 선택부;
    상기 경로 선택부의 출력과 상기 수신 패킷을 입력받아 상관값을 출력하는 상관부; 및
    상기 상관부의 출력을 입력받아 타이밍 오류를 검출하는 타이밍 오류 검출부
    를 포함하는 것을 특징으로 하는 코드 트래킹 장치.
  15. 제14항에 있어서,
    상기 CACB 복조부 및 CACB 변조부가 상기 복조 및 변조를 수행하는 동안 상기 수신 패킷의 상관기로의 입력을 지연시키는 지연부를 더 포함하는 것을 특징으로 하는 코드 트래킹 장치.
  16. 제15항에 있어서,
    상기 수신 패킷을 정합 필터링하는 정합 필터 및 상기 정합 필터링된 수신 패킷을 인터폴레이션하여 상기 지연부로 입력하는 인터폴레이션부를 더 포함하는 것을 특징으로 하는 코드 트래킹 장치.
  17. 제14항에 있어서,
    상기 CACB 변조부는
    수신한 직렬 신호를 제1 선택 신호
    Figure 112007027987914-pat00209
    , 제2 선택 신호
    Figure 112007027987914-pat00210
    및 제3 선택 신호
    Figure 112007027987914-pat00211
    로 이루어진 9 비트의 병렬 신호로 변환하여 출력하는 직병렬 변환부;
    상기 9 비트의 병렬 신호로부터 3 비트의 패리티
    Figure 112007027987914-pat00212
    를 생성하여 출력하는 정진폭 인코더부;
    상기 각 선택 신호 그룹 및 패리티의 제2 비트 및 제3 비트를 입력받아 제1 직교부호군
    Figure 112007027987914-pat00213
    , 제2 직교부호군
    Figure 112007027987914-pat00214
    , 제3 직교부호군
    Figure 112007027987914-pat00215
    및 제4 직교부호군
    Figure 112007027987914-pat00216
    의 원소 중 각각 하나씩을 선택하여 직교 부호를 출력하는 제1 내지 제4 직교 변조부; 및
    상기 각 신호 그룹의 제1 비트 및 상기 패리티의 제1 비트와 상기 제1 내지 제4 직교 변조부에서 출력되는 직교 부호를 각각 멀티플라이하는 제1 내지 제4 멀티플라이어
    를 각각 포함하는 제1 내지 제4 이진 직교 변조부; 및
    상기 제1 내지 제4 이진 직교 변조부의 출력을 더하여 정진폭 신호를 출력하는 덧셈기
    를 포함하는 것을 특징으로 하는 코드 트래킹 장치.
  18. 제14항에 있어서,
    상기 CACB 복조부는 제1 내지 제3 이진 직교 복조기를 포함하되,
    상기 제1 이진 직교 복조기는
    제1 직교부호군
    Figure 112005077940310-pat00217
    와 페이로드 구간의 데이터의 상관값을 출력하는 제1 상관기 뱅크;
    상기 상관값이 최대일 때 직교 부호의 인덱스를 선택하는 제1 최대값 선택부; 및
    상기 인덱스로부터 2 비트의 데이터를 복조하며, 상관 부호에 따라 1 또는 0을 출력하는 제1 경판정부
    를 포함하며,
    상기 제2 이진 직교 복조기는
    제2 직교부호군
    Figure 112005077940310-pat00218
    와 페이로드 구간의 데이터의 상관값을 출력하는 제2 상관기 뱅크;
    상기 상관값이 최대일 때 직교 부호의 인덱스를 선택하는 제2 최대값 선택부; 및
    상기 인덱스로부터 2 비트의 데이터를 복조하며, 상관 부호에 따라 1 또는 0을 출력하는 제2 경판정부
    를 포함하며,
    상기 제3 이진 직교 복조기는
    제3 직교부호군
    Figure 112005077940310-pat00219
    와 페이로드 구간의 데이터의 상관값을 출력하는 제3 상관기 뱅크;
    상기 상관값이 최대일 때 직교 부호의 인덱스를 선택하는 제3 최대값 선택부; 및
    상기 인덱스로부터 2 비트의 데이터를 복조하며, 상관 부호에 따라 1 또는 0을 출력하는 제3 경판정부
    를 포함하는 것을 특징으로 하는 코드 트래킹 장치.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0653931A (ja) * 1992-08-03 1994-02-25 Matsushita Electric Ind Co Ltd スペクトラム拡散方式通信装置
KR20040067707A (ko) * 2003-01-24 2004-07-30 전자부품연구원 정 진폭 이진직교 변조 및 복조장치
KR20060027112A (ko) * 2004-09-22 2006-03-27 전자부품연구원 정진폭 다중부호 이진직교 변조 신호의 최적 복조와준최적 복조방법, 및 그 장치

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