CN1501513A - 叠层型光电元件 - Google Patents
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Abstract
提供一种叠层型光电元件，由在基体上层叠多个具有pin结的光电元件而成，上述pin结是由用以IV族元素为主成分的非单晶构成的p型半导体层、i型半导体、n型半导体层形成的，其特征在于：从光入射侧算起，第一i型半导体层由氢化非晶态硅构成，第二以后的i型半导体层由氢化非晶态硅或微晶硅构成；设用第二以后的pin元件中的i型半导体层是微晶硅的pin元件制作pin光电单元件时的开路端电压为Voc，该i型半导体层的膜厚为t，则通过包含Voc/t的值最大的i型半导体层的pin元件对叠层型光电元件的短路光电流密度进行控制。
Description
技术领域
本发明涉及太阳能电池、传感器、摄像元件等的光电元件，尤其涉及把多个pin结层叠而成的叠层型光电元件。
背景技术
迄今为止，关于为了非晶态硅太阳能电池的高效率化和降低光劣化而把多个pin元件串联接合的叠层型光电元件的技术已公开很多。通过叠层化成一个，可以把太阳光分割成多个波长敏感区域并吸收，从而可以更高效率地利用光生成载流子，同时可以减少各元件产生的光生成载流子，减小光劣化。
例如，作为三层叠层型非晶态硅太阳电池，已提出过a-SiC/a-Si/a-SiGe、a-Si/a-SiGe/a-SiGe、a-SiC/a-SiGe/a-SiGe等的元件(参见日本特开平5-102505号公报)，试验表明可以更有效地利用太阳光。
但是，a-SiGe和a-Si等的非晶态材料，与微晶硅和晶态硅相比，载流子的传输性低，如果膜厚大膜特性就会显著劣化，所以通过增大膜厚来增加元件的光电流密度存在限制。尤其是，存在着如果增加a-SiGe系膜的膜厚，光照射时劣化增大的问题。
另一方面，近年来，Neuchatel大学公开了用等离子体CVD法可以形成高质量的微晶硅薄膜(参照美国专利第6,309,906号)，大量的机构对此进行了积极的研究。
日本特开平11-243218号公报公开了a-Si/μC-Si/μC-Si的三层叠层型光电元件。
在日本特开平11-243219号公报中公开了，通过在叠层型光电元件中由在i型层中有微晶半导体的pin结对电流值控制，可以形成高效率的元件。
但是，由于考虑到与非晶态硅相比，微晶硅因光照射造成的特性劣化少，或者几乎没有，在多个i型半导体层由微晶硅形成的叠层型光电元件中，对于哪一种叠层结构最适合光发电特性的问题，迄今为止还未公开过对此进行明确解答的技术。
但是，实际上即使在微晶硅中随其形成条件和膜厚不同，膜质量和光劣化特性也大不相同，必须充分考虑微晶硅的光劣化特性，进行叠层型光电元件的设计。
发明内容
本发明是一种叠层多个具有pin结的光电元件而成的叠层型光电元件，目的在于形成在多个i型半导体层由微晶硅形成的叠层型光电元件中，可以解决上述问题，具有高的光电转换效率，且具有对于光照射维持长时间稳定的特性的硅系光电元件。
为了实现上述目的，本发明的一种叠层型光电元件，由在基体上层叠多个具有pin结的光电元件而成，上述pin结是由用以IV族元素为主成分的非单晶构成的p型半导体层、i型半导体、n型半导体层形成的，其特征在于：从光入射侧算起，第一i型半导体层由氢化非晶态硅构成，第二以后的i型半导体层由氢化非晶态硅或微晶硅构成；设用第二以后的pin元件中的i型半导体层是微晶硅的pin元件制作pin光电单元件时的开路端电压为Voc，该i型半导体层的膜厚为t，则通过包含Voc/t的值最大的i型半导体层的pin元件对叠层型光电元件的短路光电流密度进行控制。
此时，优选地，对上述叠层型光电元件在1SUN、25℃的条件下照射AM1.5的太阳光时，从各层得到的短路光电流密度合计为27MA/cm2以上。而且，优选地，在上述叠层型光电元件中，i型半导体层是氢化非晶态硅的pin元件的短路光电流密度比i型半导体层是微晶硅半导体的pin元件的短路光电流密度大。
附图说明
图1展示了在本发明的叠层型光电元件中，用来说明Voc/t和控制元件和元件特性的关系的代表性的实验结果；
图2展示了在本发明的叠层型光电元件中，用来说明Voc/t和控制元件和元件特性的关系的代表性的实验结果；
图3展示了在本发明的叠层型光电元件中，用来说明Voc/t和控制元件和元件特性的关系的代表性的实验结果；
图4展示了在本发明的叠层型光电元件中，用来说明Voc/t和控制元件和元件特性的关系的代表性的实验结果；
图5是展示用来形成本发明的叠层型光电元件的堆积膜形成装置的示意图；
图6是表示相对于叠层型光电元件的总光电流密度的劣化后光电转换效率的关系的图；
图7是展示本发明的叠层型光电元件的层结构的一个方案的示意图。
具体实施方式
下面说明与上述的新颖的叠层型光电元件有关的本发明的作用。
在把多个具有pin结的光电元件串联连接的叠层型光电元件(例如，把构成三元件的各元件从光入射侧依次叫作顶元件、中元间、底元件)中，通过使由各构成元件生成的短路光电流密度相等可以最大化。但是，由于元件整体的特性具有强烈地反映光电流生成最少的构成元件(控制元件)的特性的倾向，除了使各构成元件生成的短路光电流密度相等还使电流平衡，可以提高元件整体的光电转换效率。因此，即使各构成元件的膜质量相等，如何选择控制元件也对元件的光电转换效率有很大影响。
如专利文献日本特开平11-243219号公报记载的那样，非晶态硅光电元件因光照射而特性大幅度劣化，以顶元件作为控制元件可以进一步降低光劣化后的特性。另一方面，已经明白根据制作条件微晶硅的膜的特性大大不同。考虑这是因为，与晶体不同，在微晶中存在晶界，晶界的状态、晶粒大小或微晶化率等都随制作条件而变化。因此，具体地，在制作Pin光发电单元件时的Voc约0.3-0.6V大小的变化。虽然与非晶态硅膜相比光照射导致的光劣化率更小，但与微晶i型半导体层的膜质量有很大关系，随之变化。
本发明人等对这一点认真研究的结果发现，在多个i型半导体层由微晶硅构成的叠层型光电元件中，设微晶i型半导体层的膜厚为t，通过选择Voc/t最大的pin元件作为控制元件，可以大幅度提高光劣化后特性。考虑到Voc/t是与内部电场相关的参数，Voc/t大时载流子的传输性提高，认为在提高元件整体的特性的同时，可以降低长时间光照射引起的劣化率的降低。
而且，本发明的叠层型光电元件在1SUN、25℃的条件下照射AM1.5的太阳光时，在从各pin元件得到的光电流密度合计为27mA/cm2时，尤其可发挥大的效果。图6展示了，在a-Si/微晶Si/微晶Si三元件和a-Si/微晶Si双元件中，光劣化后的光电转换效率与从各元件得到的电流密度的合计(总光电流密度)的关系曲线。如图6所示，在不到27mA/cm2的电流密度下，三元件的光电转换效率比双元件的光电转换效率稍大一些，但如果为27mA/cm2以上，随总光电流密度增加，三元件的光电转换效率与双元件相比大幅度上升。考虑其原因主要是，如果膜厚相等，与三元件相比双元件的短路光电流密度为约1.5倍，而a-Si层的光劣化随总光电流密度的增加急剧地增大。从制造成本的观点出发，三元件的场合原材料费和制造时间都比双元件增加，从每单位输出电力的成本比双元件有利上看，考虑总光电流密度为约27mA/cm2以上。
这样，本发明人发现了，把具有pin结的光电元件叠层以上的叠层型光电元件的光电转换效率的提高最显著的是总光电流密度为27mA/cm2以上的场合。
另外，由于i型半导体层是非晶态硅的pin元件与i型半导体层是微晶硅的pin元件相比，因光照射导致的特性劣化大，通过使i型半导体层是非晶态硅的pin元件的短路光电流密度比i型半导体层是微晶硅的pin元件大，可以提高光劣化后的元件特性。
下面，说明本发明的叠层型光电元件的实施方式，但并没有把本发明限于它们的意思。
图7是展示本发明的叠层型光电元件的层结构的一个方案的示意图。图7所示的叠层型光电元件包括：在不锈钢等的金属基板或玻璃等的绝缘基板上从光入射侧依次形成的，由Ag等金属构成的集电电极401；由氧化铟、氧化锡等构成的透明导电性的反射防止层402；第一p(n)型半导体层403；第一i型半导体层404；第一n(p)型半导体层405；第二p(n)型半导体层406；第二i型半导体层407；第二n(p)型半导体层408；第三p(n)型半导体层409；第三i型半导体层410；第三n(p)型半导体层411；由氧化锌、氧化铟、氧化锡等构成的反射增加层412；由Al、Cu、Ag等构成的反射层413。而且，把由pin构成的元件从光入射侧依次叫作顶元件415、中元间416、底元件417。
图1中展示了，在三元件的i层由氢化非晶态硅构成，中元件、底元件的i层由微晶硅构成的三元件中，改变中元件的i型半导体层的膜厚(用t表示)制作三元件，展示了此时的中元件和底元件的短路光电流密度的变化。此时，使顶元件和底元件的制作条件不变，且与作为单元件制作底元件和中元件的场合同样地选择Voc的条件。图1中，tbot表示底元件的i型半导体层的膜厚，to表示底元件和中元件的短路光电流密度相等时的中元件的i型半导体层的膜厚。于是，对于中元件的各i层膜厚区域，控制元件和Voc/t的关系如表1所示。
表1
对于中元件的i层膜厚(t)，控制元件和Voc/t的关系
| t＜to | to＜t＜tbot | t＞tbot |
| 控制元件＝中元件 | 控制元件＝底元件 | 控制元件＝底元件 |
| 控制元件的Voc/t大 | 控制元件的Voc/t小 | 控制元件的Voc/t大 |
图2中展示了对于中元件的i层膜厚(t)，初期光电转换效率和经1SUN、50℃下1000小时光照射的光劣化后的劣化后光电转换效率。由此可以看出，在t＜to的区域和to＜t＜tbot的区域具有基本相同的初期光电转换效率的元件中，位于t＜to区的元件的劣化后光电转换效率高。而且，在劣化后光电转换效率最大的三元件位于t＜to区时，Voc/t值大的中元件作为控制元件。即，通过调整成使Voc/t值大的元件作为控制元件可以提高劣化后的光电转换效率。而且，由于t＞tbot的区域光劣化小，但初期光电转换效率也有变得太小的趋势，所以得不到高效率。
同样地，图3展示了tbot比to小时，底元件和中元件的短路光电流密度与中元件的i层膜厚(t)的函数。在此，为了使tbot比to小可以考虑各种方法。例如，在用织构(texture)度高的反射增加膜时，可以由内面反射光主要增加底元件的电流，所以可以减小底元件的i层膜厚。即，由于来自光入射侧的i型半导体层的入射光被吸收，到达顶元件、中元件、底元件的入射光依次减少，但在底元件处可以看到反射光造成的电流增加。因此，中元件、底元件的电流密度的大小关系不仅与中i层和底i层的膜厚和膜质量有关，还随反射增加膜的反射率和反射角变化。可以控制这些参数，改变各元件的Voc/t的大小。
图3中的对于中元件的各i层膜厚区域，控制元件和Voc/t的关系如表2所示。
表2
对于中元件的i层膜厚(t)，控制元件和Voc/t的关系
| t＜tbot | tbot＜t＜to | t＞to |
| 控制元件＝中元件 | 控制元件＝底元件 | 控制元件＝底元件 |
| 控制元件的Voc/t大 | 控制元件的Voc/t小 | 控制元件的Voc/t大 |
图4中展示了对于中元件的i层膜厚(t)，初期光电转换效率和经1SUN、50℃下1000小时光照射的光劣化后的劣化后光电转换效率。由此可以看出，在t＞to的区域和tbot＜t＜to的区域具有基本相同的初期光电转换效率的元件中，位于t＞to的区域的元件的劣化后光电转换效率高。而且，在劣化后光电转换效率最大的三元件位于t＞to区时，Voc/t值大的底元件作为控制元件。即使在这种场合下，通过调整成使Voc/t值大的元件作为控制元件，可以提高劣化后的光电转换效率。而且，由于t＜tbot的区域的光劣化小，但初期光电转换效率也有变得太小的趋势，所以得不到高效率。
上述实验是针对中元件和底元件的Voc相等的场合进行的，但即使在Voc不相等的场合也是同样地，通过调整成使Voc/t值大的元件作为控制元件，可以使劣化后光电转换效率最大化。
这样，可以确定，为了使具有多个微晶硅i型半导体层的叠层型光电元件高效率化，在光劣化前的状态下使各构成元件的短路光电流密度接近且以Voc/t值最大的包含微晶硅i型半导体层的pin元件作为控制元件是重要的。这样的关系在把具有pin结的光电元件叠层四层以上的叠层型光电元件中也是一样的。
下面，说明本发明中适用的测定方法和制造装置。
(短路光电流密度测定)
由叠层型光电元件的各构成元件的分光灵敏度特性来测定各元件的短路光电流密度。例如，在把三个具有pin结的光电元件串联叠层的三层叠层型光电元件的场合，以例如下述方式测定顶元件、中元件、底元件各自的短路光电流。
如下所述地进行顶元件的短路光电流密度的测定。向叠层型光电元件施加与照射时的中元件和顶元件中产生的电势的和相对应的顺偏压，且以主要由中元件和底元件吸收的区域的光作为偏置光进行照射，照射在该状态下被分光的光，测定分光特性，使太阳光的分光强度与该分光特性相乘，计算顶元件的短路光电流密度。
中元件的短路光电流密度，与顶元件的场合同样地，施加与顶元件和底元件中产生的电势的和相对应的顺偏压，且以主要由顶元件和底元件吸收的区域的光作为偏置光进行照射，照射在该状态下被分光的光，测定分光特性，使太阳光的分光强度与该分光特性相乘，计算中元件的短路光电流密度。
底元件的短路光电流密度的测定，也是同样地，施加与顶元件和底元件中产生的电势的和相对应的顺偏压，且以主要由顶元件和底元件吸收的区域的光作为偏置光进行照射，照射在该状态下被分光的光，测定分光特性，使太阳光的分光强度与该分光特性相乘，计算中元件的短路光电流密度。
(本发明中的Voc)
本来，通过制作各单元并对各单元件的Voc进行评价是优选的。但是，本发明中，叠层型光电元件中的各单元件的Voc的测定可以用例如下述方法代用。
例如，如下定义三元件中的底元件的Voc。在上述短路光电流密度的测定方法中，把分光后的光的波长固定在对底元件量子效率最高的波长，施加偏压从0V增加，测定量子效率比施加电压为0V时降低了1.5％时的顺偏压值。以从上述三元件的照射1SUN、AM1.5的光得到的Voc减去该顺偏压后的电压定义为底元件的Voc。
同样地，在顶元件中也是，在上述短路光电流密度的测定方法中，把分光后的波长固定在对顶元件量子效率最高的波长，施加偏压从0V开始增加，测量量子效率比0V时下降了1.5％时的顺偏压值，把从三元件的Voc减去该值得到的值定义为顶元件的Voc。
中元件也同样地定义，但是在中元件那样的由上下元件夹着的元件的场合，分光后的光的波长固定在对中元件量子效率最高的波长，施加偏压从0V增加，测定量子效率比0V时降低了10.0％时的顺偏压值，把从三元件的Voc减去该值后的值定义为中元件的Voc。考虑这是因为，在中元件的场合，由于施加偏置光使得在测定中在顶元件和底元件两个中产生过剩的载流子，因为在中元件的上下存在的过剩载流子而产生这样的阈值的偏差。
(膜厚的定义)
下面，描述膜厚的测定方法。膜厚的测定有直接采用断面SEM(或TEM)观察的方法，和使用台阶差测量计的方法。另外，还有由预先测定的成膜速度和成膜时间的积来计算的场合。另外，在基板上叠层导电型不同的半导体层而形成的光电元件的场合，根据各层的形成条件，存在掺杂元件等的扩散在各层间发生的可能性。例如，在n型半导体层上形成i型半导体时，如果n型半导体层中的掺杂元素扩散到i型半导体层中，则i型半导体层中的耗尽层变窄，有效的i型半导体的膜厚减少，存在与用上述膜厚测定法测定的膜厚大不相同的场合。
于是，优选地，本发明的膜厚评价是在上述测定方法的基础上并用电容测定法进行综合的膜厚判断。电容测定法是把pin型光电元件作为一个电容器测定i型层的膜厚的方法。用10kHz-10MHz左右的频率在样品上施加电压测定电容，从i型层的介电率计算膜厚。此时的施加电压为，一直施加逆偏置电压，直到在i型层中捕获的载流子被赶出，耗尽层成为十分宽的状态，电容值表现为恒定值。
通常，用该电容测定法与用上述直接的测定方法测得的膜厚基本一致。但是，考虑到存在例如在p型或n型层中存在的掺杂元素发生进入到i型层中的程度以上的迁移，或故意在i型层中导入掺杂元素使耗尽层变窄的场合，有时会与用电容测定法得到的膜厚有出入。因此，虽然与上述直接测定法有偏离，但在本发明中在此时把用电容测定法获得的膜厚作为i型层的膜厚。为什么呢？因为考虑到参数Voc/t与内部电场相关，电气上的膜厚具有重要的意义。
此时，在三层叠层型元件的场合，用电容测定法作为等价电路考虑时，可以看作是三个电容器的串联连接，所以可以用计算求得各i型层的膜厚。例如，在只有底i层中有掺杂元素扩散使耗尽层变窄时，把从通过断面SEM(或TEM)观察得到的膜厚或预先测定的成膜速度和成膜时间计算得到的膜厚的和与由电容测定求得的膜厚的差，作为使耗尽层变窄导致的底i层的膜厚的减少部分，计算底i层的膜厚。
另外，由于掺杂元素的扩散的程度因底层的材质和表面性(织构度等)而异，在作为元件层叠的状态下进行电容测定是很重要的。
另外，作为调查掺杂元素的膜厚方向的浓度分布的方法，可以采用SIMS(二次电子质谱仪)。实际上，在对i型半导体层中的作为n型半导体的掺杂元素的P(磷)的浓度进行测定，用直接的膜厚测定法和电容测定法得到的膜厚呈现大致近似的值的叠层型光电元件的场合，膜中的P浓度在n/i界面上从1019个/cm3减少到1017个/cm3时必需有80nm左右的膜厚；但在用电容测定法得到的膜厚比用直接测定法得到的膜厚还小数百nm左右时，为了使P浓度减少相同的比例，必需100-200nm左右的膜厚，由我们的试验确认实际上P的扩散与用电容器测定法得到的膜厚减少有相关性。
(堆积膜形成装置和叠层型光电元件的形成方法)
图5是展示用来形成本发明的叠层型光电元件的堆积膜形成装置的示意图。图5中，堆积膜形成装置主要由加载室201、微晶硅i型层室202、非晶态硅i型层和p型层和n型层的RF室203、以及卸载室204构成。各室用气阀205、206、207分开使得各原料气不相混合。
微晶硅i型层室202由对基板加热用的加热器208和等离子体VCD室209、VHF电力供给用阴板210构成。
RF室203具有：n型层堆积用加热器211和n型层堆积用的堆积室212、n型层RF电力供给用阴极213、i型层堆积用加热器214和i型层堆积用的堆积室215、i型层RF电力供给用阴极216、p型层堆积用加热器217和p型层堆积用的堆积室218、p型层RF电力供给用阴极219。
基板固定在基板夹具221上，通过从外部驱动的辊子在卷轴220上移动。
在等离子体CVD室209中堆积微晶。微晶使用微波等离子体CVD法或VHF等离子体CVD法。
使用这样的堆积膜形成装置如下所述地形成本发明的叠层型光电元件。首先，把不锈钢基板放在基板夹具221上，放在加载室201的卷轴220上。然后，把加载室201内排气成数百mPa以下的真空度。
接着，打开气阀205和206，把基板夹具221移动到室203的n型层堆积室212中。关闭各气阀205、206，供给所想要的原料气体，从阴极213供给RF电力使原料气体分解，堆积n型层至所想要的层厚。然后，充分地排气后，打开气阀206，把基板夹具221移动到堆积室202中，关闭气阀206。
用加热器208把基板加热到所想要的基板温度，导入必需量的所想要的原料气体，在所想要的真空度下，用阴极210向堆积室209导入预定的VHF能量(或微波能量)，产生等离子体，在基板上堆积底微晶硅i型层到所想要的层厚。把室202充分地排气后，打开气阀206，把基板夹具221从室202移动到室203。
把基板夹具221移动到室203的p型层堆积室218，用加热器217把基板加热到所想要的温度。向堆积室218仅供给所想要的流量的p型层堆积用的原料气体，维持所想要的真空度，从阴极219向堆积室218中导入RF能量，堆积p型层到所想要的厚度。
p型层堆积后，把堆积室218充分地排气，把基板夹具221移动到同一室内的n型层堆积室212中。与上述n型层同样地在p型层上堆积n型层。然后，把堆积室212充分地排气，把基板夹具221再移动到i型层堆积室202中。
与前面同样地，用加热器208把基板加热到所想要的基板温度，导入必需量的所想要的原料气体，在所想要的真空度下，向堆积室209导入预定的VHF能量或微波能量，产生等离子体，在基板上堆积中微晶硅i型层到所想要的层厚。把室202充分地排气后，打开气阀206，把基板夹具221从室202移动到室203。
把基板夹具221移动到室203的p型层堆积室218，用加热器217把基板加热到所想要的温度。向堆积室218仅供给所想要的流量的p型层堆积用的原料气体，维持所想要的真空度，向堆积室218中导入RF能量，堆积p型层到所想要的厚度。
p型层堆积后，把堆积室218充分地排气，把基板夹具221移动到同一室内的n型层堆积室212中。与上述n型层同样地在p型层上堆积n型层。然后，把堆积室212充分地排气，把基板夹具221再移动到i型层堆积室215中。用加热器214把基板加热到所想要的基板温度，以所想要的流量向堆积室供给i型层堆积用的原料气体，使堆积室215内的压力维持在所想要的压力，从阴极216导入所想要的RF能量。把堆积室215充分地排气后，把基板夹具221从堆积室215移动到堆积室218，与上述p型层同样地，在i型层上堆积p型层。与上述同样地把堆积室218充分排气后，打开气阀207，把放置了堆积有半导体层的基板的基板夹具221向卸载室204移动。
把气阀全部关闭，向卸载室204内封入氮气，把基板温度冷却到所想要的温度。然后，打开卸载室204的取出阀，取出基板夹具221。
然后，用未图示的透明电极堆积用的蒸镀器在p型层上堆积透明电极到所想要的层厚。另外，同样地，在透明电极上堆积集电电极。
下面，详细说明本发明的叠层型光电元件的各构成要素。
<基板、反射层>
作为本发明的叠层型光电元件中用的基板，不锈钢等的金属基板、尤其是铁素体系的不锈钢是合适的。另外，在绝缘性基板中，玻璃和陶瓷等是合适的。
在绝缘性基板的场合，必须在绝缘性基板上堆积金属、透明导电膜等，在绝缘性基板上进行导电处理。使用玻璃等的透光性基板，在基板上堆积透明导电膜而形成光电元件的场合下，不仅光能入射到半导体侧，光也可以从透光性基板侧入射。
作为导电处理，可举出堆积Al、Ag、Cu等的金属单体或它们的合金作为反射层。作为反射层的厚度，必须堆积到得到为了金属自身的反射率所必需的厚度以上的厚度。
在为了使反射层的表面尽可能平坦的形成中，优选地，在比较低的温度下以数百埃-3000埃的厚度形成。而在为了使反射层的表面成为凹凸的形成中，优选地，以大于3000埃，且在数微米以下的厚度形成。
另外，用金属或树脂性的带状基板，一边在长度方向上搬运一边进行成膜的辊对辊法也是合适的。
<反射增加层>
优选地，在上述金属基板或反射层上设置用来增加半导体层吸收的光量的反射增加层。作为反射增加层，氧化铟、氧化锡、氧化锌等的氧化物是合适的。作为反射增加层的层厚，可以举出1000-50000埃作为优选的范围。
<p型层、n型层>
p型层和n型层是左右光电元件的特性的重要层。作为p型层或n型层的非晶材料、微晶或多晶材料，可举出例如：在a-Si：H、a-Si：HX、a-SiC：H、a-SiC：HX、a-SiGe：H、a-SiGeC：H、a-SiO：H、a-SiN：H、a-SiON：HX、a-SiOCN：HX、μc-Si：H、μc-SiC：H、μc-Si：HX、μc-SiC：HX、μc-SiGe：H、μc-SiO：H、μc-SiGeC：H、μc-SiN：H、μc-SiON：HX、μc-SiOCN：HX、多晶Si：H、多晶Si：HX、多晶SiC：H、多晶SiC：HX、多晶SiGe：H、多晶Si、多晶SiC、多晶SiGe等中以高浓度添加了p型的价电子控制剂(元素周期表第III族原子B、Al、Ga、In、Tl)或n型的价电子控制剂(元素周期表第V族原子P、As、Sb、Bi)的材料。
尤其是，在光入射侧的p型层或n型层中，光吸收少的结晶性的半导体层或带隙宽的非晶态半导体层是合适的。
作为p型层中的元素周期表第III族原子的添加量和n型层中的元素周期表第V族原子的添加量，可举出0.1-50at％作为最佳量。
另外，p型层或n型层中含有的氢原子(H，D)或卤素原子有补偿p型层或n型层的未结合键的作用，提高了p型层或n型层的掺杂效率。可以举出0.1-40at％作为向p型层或n型层中添加的氢原子或卤素原子的最佳量。具体地，在p型层或n型层是结晶性的场合，可举出0.1-8at％作为氢原子或卤素原子的最佳量。
而且，作为优选的分布形态，可举出p型层/i型层、n型层/i型层的各界面侧的氢原子或/和卤素原子的含量多的分布，优选地，该界面附近的氢原子或/或卤素原子的含量是块体内的含量的1.1-2倍的范围。这样，通过在p型层/i型层、n型层/i型层的各界面附近增加氢原子或卤素原子的含量，可以减少该界面附近的缺陷位错和机械畸变，可以增加本发明的叠层型光电元件的光功率和光电流。
作为光电元件的p型层和n型层的电气特性，激活能为0.2eV以下的是优选的，为0.1eV以下的更优选。作为电阻率，100Ωcm以下是优选的，1Ωcm以下更优选。而且，p型层和n型层的层厚为1-50nm是优选的，3-10nm是更优选的。
作为适合光电元件的p型层或n型层的堆积的原料气体，可以举出含有硅原子的气化得到的化合物、含有锗原子的气化得到的化合物、含有碳原子的气化得到的化合物、和这些化合物的混合气体等。
作为含有硅原子的气化得到的化合物，可举出SiH4、SiH6、SiF4、SiFH3、SiF2H2、SiF3H、Si3H8、SiD4、SiHD3、SiH2D2、SiH3D、SiFD3、SiF2D2、SiD3H、Si2D3H3等。
作为含有锗原子的气化得到的化合物，可举出GeH4、GeD4、GeF4、GeFH3、GeF2H2、GeF3H、GeHD3、GeH2D2、GeH3D、GeH6、GeD6等。
作为含有碳原子的气化得到的化合物，可举出CH4、CD4、CnH2n+2(n为整数)、CnH2n(n为整数)、C2H2、C6H6、CO2、CO等。
作为含有氮的气体，可举出N2、NH3、ND3、NO、NO2、N2O等。
作为含有氧的气体，可举出O2、CO、CO2、NO、NO2、N2O、CH2CH2OH、CH3OH等。
作为用来控制价电子的向p型层或n型层导入的物质，可举出元素周期表第III族的原子和第V族的原子。
作为有效地用作第III族原子导入用的原材料的物质，作为硼原子导入用，可举出B2H6、B4H10、B5H9、B5H11、B6H10、B6H12、B6H14等的氢化硼、BF3、BCl3等的卤化硼。除此之外，可举出AlCl3、GaCl3、InCl3、TlCl3等，尤其是B2H6、BF3是合适的。
作为有效地用作第V族原子导入用的原材料的物质作为磷原子导入用，可举出PH3、P2H4等的氢化磷、PH4I、PF3、PF5、PCl3、PCl5、PBr3、PBr5、PI3等的卤化磷。除此之外，可举出AsH3、AsF3、AsCl3、AsBr3、AsF5、SbH3、SbF3、SbF5、SbCl3、SbCl5、BiH3、BiBr3等，尤其是PH3、PF3是合适的。
在光电元件中适用的p型层或n型层的堆积方法，有RF等离子体CVD法、VHF等离子体CVD法、微波等离子体CVD法。尤其是，在用RF等离子体CVD法堆积时，电容结合型的RF等离子体CVD法是合适的。在用RF等离子体CVD法堆积p型层或n型层时，作为最佳条件可举出堆积室内的基板温度为100-350℃、内压为13Pa-6.7×103Pa(0.1-50Torr)、RF功率为0.01-5.0W/cm2、堆积速度为0.1-3nm/sec。
另外，也可以用H2、He、Ne、Ar、Xe、Kr等把上述气化得到的化合物适当稀释后再导入堆积室。
尤其，在堆积微晶半导体或a-SiC：H等光吸收少、带隙宽的层时，用氢气把原料气稀释2-100倍，以比较高的功率导入RF和VHF是优选的。作为频率1MHz-300MHz是合适的范围，尤其是13.56MHz-100MHz的频率是更优选的。
在用微波等离子体CVD法堆积p型层或n型层时，微波等离子体CVD法装置适合采用通过介电体窗(氧化铝陶瓷等)用导波管导入微波的方法。在用微波等离子体CVD法堆积p型层或n型层时，本发明的堆积膜形成方法也是适合的堆积方法，但也可以在更宽的堆积条件下形成可在光电元件中适用的堆积膜。
在用微波等离子体CVD法堆积p型层或n型层时，可以举出堆积室内的基板温度100-400℃、内压力67-4.0×103Pa(0.5-30毫乇)、微波功率0.01-1W/cm3、微波频率0.5-10GHz作为优选的范围。
另外，也可以用H2、He、Ne、Ar、Xe、Kr等把上述气化得到的化合物适当稀释后再导入堆积室。
尤其，在堆积微晶半导体或a-SiC：H等光吸收少、带隙宽的层时，用氢气把原料气稀释2-100倍，以比较高的功率导入微波是优选的。
<微晶i型层>
在本发明的叠层型光电元件的微晶硅的堆积中适合的方法，可以举出RF等离子体CVD法、VHF等离子体CVD法、微波等离子体CVD法等。尤其是，微晶硅的堆积速度与使用的电磁波有关，在相同的通电能量下频率越高堆积速度越快。
作为适合本发明的微晶硅的硅原子供给用的原料气体，可以举出SiH4、Si2H6、SiF4、SiHF3、SiH2F2、SiH3F、SiH3Cl、SiH2Cl2、SiHCl3、SiCl4、SiD4、SiHD3、SiH2D2、SiH3D、SiFD3、SiF2D2、SiD3H、Si2D3H3等的硅烷系原料气体。
为了形成良好的微晶半导体，必须用氢气稀释原料气体，其稀释率优选为2倍以上。更优选的稀释率的范围为5-100倍的范围。稀释率小时不形成微晶，形成非晶体。另一方面，稀释率过高时，微晶的堆积速度过低，实用上有问题。另外，除了用氢稀释之外，还可以用氦气稀释。
本发明中适合的用来形成微晶的基板温度为100-500℃。基板温度对微晶硅的膜特性有大的影响，尤其希望正确地控制在100-300℃的温度区域。
作为堆积本发明的微晶时的反应室内的真空度，可以举出133mPa-6.7×103Pa(1毫乇-50乇)作为优选的范围。具体地，在用微波等离子体CVD法堆积微晶半导体时，优选的真空度为数百mPa，在用VHF等离子体CVD法时为13Pa(100毫乇)以上，尤其是2.7×103Pa(2乇)以上的高压，由此可以提高成膜速度。
作为在堆积本发明的微晶半导体时向反应室施加的通电功率，可以举出0.01-10W/cm2作为优选的范围。另外，如果示出原料气体的流量与通电功率的关系，堆积速度取决于通电功率的功率限制区是合适的。
而且，在本发明的微晶半导体的堆积中，基板和电力施加用的电极间的距离是重要的因素。得到适合本发明的微晶半导体的电极间距离为5-50mm。更优选为5-15mm。
适合本发明的叠层型光电元件的微晶半导体的平均晶粒大小可以举出10-100nm作为优选范围。另外，优选地，微晶半导体中含有的非晶态硅的比例，在用喇曼光谱看时与晶体有关的峰和与非晶态硅有关的峰的比为70％以下。
若平均晶粒大小小于10mm，则由于在晶界处存在大量的非晶态硅，显示光劣化。而且，如果晶粒减小，则电子和空穴的迁移率、寿命减小，作为半导体的特性降低。另一方面，如果平均晶粒大小大于100nm，晶界的缓和不能充分进行，在晶界处生成未结合键等的缺陷，该缺陷作为电子和空穴的再结合中心起作用，结果降低了微晶半导体的特性。
另外，作为微晶的形状，沿电荷的移动方向呈细长形状是合适的。而且，本发明中微晶中含有的氢原子或卤素原子的比例为30％以下是优选的范围。
在光电元件中，i型层是针对照射光产生输送载流子的重要的层。作为i型层，可以仅使用p型层，也可以仅使用n型层(无论在p型层还是在n型层中都分布着尾状态(tail state)等的固有缺陷)。
作为本发明的叠层型光电元件的微晶i型层，除了带隙均匀的半导体外，含有硅原子和锗原子，在i型层的层厚方向上带隙平滑地变化，带隙的最小值从i型层的中央位置向p型层和i型层的界面方向偏移的半导体也是合适的。另外，在i型层中同时掺杂作为施主的价电子控制剂和作为受主的价电子控制剂的半导体也是合适的。
具体地，作为在p型层/i型层、n型层/i型层的各界面侧氢原子和/或卤素原子的含量多的分布是优选的分布状态，可举出在该界面附近的氢原子和/或卤素原子的含量为块体内的含量的1.1-2倍为优选的范围。而且，优选地，氢原子和/或卤原子的含量相应于硅原子的含量而变化。硅原子的含量最小时氢原子和/或卤原子的含量为1-10at％是优选的范围，该范围对应于氢原子和/或卤原子的含量最大的区域的0.3-0.8倍时是优选的。
氢原子和/或卤原子的含量随硅原子相应地变化。即，与带隙相对应，带隙窄时氢原子和/或卤原子的含量减少。
虽然详细的机制尚不明了，但考虑是这样的。用本发明的堆积膜形成方法堆积含有硅原子和锗原子的合金系半导体时，随着硅原子和锗原子的离化率不同，各原子获得的电磁波能量有差别。结果，在合金系半导体中即使氢原子和/或卤原子的含量减少，也进行得十分缓和，可以堆积质量好的合金系半导体。
虽然微晶i型层的层厚与光电元件的结构(例如三单元、四单元等)有很大依赖关系，但可举出0.7-20.0μm作为优选层厚。
由本发明的堆积膜形成方法形成含有硅原子的微晶i型层时，即使堆积速度增到5nm/sec以上，价电子带侧的尾状态也少，尾状态的梯度为60meV以下，且电子自旋共振(ESR)导致的未结合键的密度为1017/cm3以下。
另外，优选地，微晶i型层的带隙设计成向p型层/i型层、n型层/i型层的各界面方向变宽。通过这样的设计，可以增大光电元件的光功率、光电流，防止更长时间使用时的光劣化等。
(非晶态i型层)
本发明中，虽然对第一i层没有特别的限制，但优选采用带隙1.7eV以上的非晶态硅层。宽的带隙可得到高的开路电压，且可对太阳光短波成分更高效率地光电变换。而且，也可以使用带隙更宽的非晶态硅化硅层。由于在串联型的多层叠层结构中只要增加叠层数，就可减少流过各元件的光电流密度，所以作为非晶态硅层缺点的光劣化可以大幅度降低。因此，作为第一i层，对于材料和带隙等可以有自由度大的选择。
在本发明的叠层型光电元件的非晶态硅的堆积中适合的方法，可以举出RF等离子体CVD法、VHF等离子体CVD法、微波等离子体CVD法等。尤其是，非晶态硅的堆积速度依赖于使用的电磁波，在相同的通电能量下频率越高堆积速度越快。
作为适合本发明的非晶态硅的硅原子供给用的原料气体，可以举出SiH4、Si2H6、SiF4、SiHF3、SiH2F2、SiH3F、SiH3Cl、SiH2Cl2、SiHCl3、SiCl4、SiD4、SiHD3、SiH2D2、SiH3D、SiFD3、SiF2D2、SiD3H、Si2D3H3等的硅烷系原料气体。
为了形成良好的非晶态半导体，必须用氢气稀释原料气体，其稀释率优选为2倍以上。更优选的稀释率的范围为5-50倍的范围。另外，除了用氢稀释之外，还可以用氦气稀释。
本发明中适合的用来形成非晶体的基板温度为100-500℃。尤其在增大堆积速度的场合，优选地，把基板温度设为比较高的温度。
作为堆积本发明的非晶体时的反应室内的真空度，可以举出133mPa-6.7×103Pa(1毫乇-50乇)作为优选的范围。具体地，在用微波等离子体CVD法堆积非晶态半导体时，优选的真空度为数百mPa～133Pa(数毫乇～1乇)。在用VHF等离子体CVD法时优选为13Pa～4.0×103Pa(0.1～30乇)。
作为在堆积本发明的非晶态半导体时向反应室施加的通电功率，可以举出0.01-5W/cm2作为优选的范围。另外，如果示出原料气体的流量与通电功率的关系，堆积速度取决于通电功率的功率限制区是合适的。在加快非晶态半导体的堆积速度时，优选地进行偏压控制使离子冲撞基板。
本发明中非晶体中含有的氢原子或卤素原子的比例为5～30％是优选的范围。
在光电元件中，i型层是针对照射光产生输送载流子的重要的层。作为i型层，可以仅使用p型层，也可以仅使用n型层(无论在p型层还是n型层中都分布着尾状态等的固有缺陷)。
作为本发明的叠层型光电元件的非晶态i型层，除了带隙均匀的半导体外，含有硅原子和锗原子，在i型层的层厚方向上带隙平滑地变化，带隙的最小值从i型层的中央位置向p型层和i型层的界面方向偏移的半导体也是合适的。另外，在i型层中同时掺杂作为施主的价电子控制剂和作为受主的价电子控制剂的半导体也是合适的。
具体地，作为在p型层/i型层、n型层/i型层的各界面侧氢原子和/或卤素原子的含量多的分布是优选的分布状态，可举出在该界面附近的氢原子和/或卤素原子的含量为块体内的含量的1.1-2倍为优选的范围。而且，优选地，氢原子和/或卤原子的含量相应于硅原子的含量而变化。硅原子的含量最小时氢原子和/或卤原子的含量为1-10at％是优选的范围，该范围是氢原子和/或卤原子的含量最大的区域的0.3-0.8倍是优选的。在同时含有氢原子和卤素原子时，卤素原子的含量优选为氢原子含量的1/10以下。
氢原子和/或卤原子的含量随硅原子相应地变化。即，与带隙相对应，带隙窄时氢原子和/或卤原子的含量减少。
虽然非晶态i型层的层厚与光电元件的结构(例如三单元、四单元等)和i型层的带隙有很大依赖关系，但可举出0.05-1μm作为优选的层厚。
由本发明的堆积膜形成方法形成含有硅原子或锗原子的非晶态i型层时，即使堆积速度增到5nm/sec以上，价电子带侧的尾状态也少，尾状态的梯度为60meV以下，且电子自旋共振(ESR)导致的未结合键的密度为5×1017/cm3以下。
另外，优选地，非晶态i型层的带隙设计成向p型层/i型层、n型层/i型层的各界面方向变宽。通过这样的设计，可以增大光电元件的光功率、光电流，防止更长时间使用时的光劣化等。
<透明电极>
铟氧化物、铟锡氧化物等的透明电极作为透明电极是合适的。
在透明电极的堆积中，可以举出溅射法和真空蒸镀法作为优选的堆积方法。在DC磁控溅射装置中，在基板上堆积由铟氧化物构成的透明电极时，用金属铟(In)或铟氧化物(In2O3)等作为靶材。
在基板上堆积由铟锡氧化物构成的透明电极时，作为靶材，适当组合金属锡、金属铟、金属锡和金属铟的合金、锡氧化物、铟氧化物、铟锡氧化物等来使用。
用溅射法堆积时，基板温度是重要的因素，可举出25-600℃作为优选的范围。另外，作为溅射用的气体，可举出氩(Ar)、氖(Ne)、氙(Xe)、氦(He)等的不活泼气体，Ar气尤其合适。另外，根据需要在上述不活泼气体中添加氧气(O2)也是可以的。尤其在以金属作为靶材时，必须添加氧气(O2)。
而且，为了用上述不活泼气体有效地进行溅射，放电空间的压力为13mPa-6.7Pa(0.1-50毫乇)是优选的。而且，作为溅射的电源，DC电源和RF电源是合适的，作为溅射时的功率，10-100W是合适的。
透明电极的堆积速度与放电空间内的压力和放电功率有关，最佳的堆积速度为0.01-10nm/Sec。
透明电极的层厚以堆积成满足反射防止膜的条件为优选，具体地可举出50-300nm作为优选范围。
作为用真空蒸镀法堆积透明电极时适合的蒸镀源，举出金属锡、金属铟、铟锡合金等。
作为堆积透明电极时的基板温度，25-600℃是优选的。
而且，堆积透明电极时，必须把堆积室减压到1.3×10-4Pa(10-6乇)以下后，导入6.7×10-3～1.2×10-1Pa(5×10-5～9×10-4乇)的氧气(O2)。通过在该范围下导入氧，从蒸镀源气化的金属与气相中的氧反应，堆积良好的透明电极。
另外，也可以在上述真空度下导入RF电力，产生等离子体，通过该等离子体进行蒸镀。
在上述条件下透明电极的堆积速度为0.01～10nm/sec为优选的。因为堆积速度如果小于0.01nm/sec，则生产率低，如果大于10nm/sec，则成为粗糙膜，传导率和密合性低。
<集电电极>
在本发明中，集电电极是在不能充分降低透明电极的电阻率时根据需要在透明电极的一部分上形成的，具有降低电极的电阻率、降低光电元件的串联电阻的作用。
作为集电电极的材料，可举出金、银、铜、铝、镍、铁、铬、钼、钨、钛、钴、钽、铌、锆等的金属或不锈钢等的合金、或使用粉末状金属的导电浆料等。而且其形状为尽可能不挡住射向半导体层的入射光的梳状。
在光发电装置的全部面积中，集电电极占的面积优选为15％以下，更优选为10％以下，最优选为5％以下。
在形成集电电极的图案时用掩模，作为形成方法用蒸镀法、溅射法、电镀法、印刷法等。
另外，在用本发明的叠层型光电元件制造具有所期望的输出电压、输出电流的光发电装置时，把本发明的光电元件串联或并联连接，在表面和背面上形成保护层，安装用来取出输出的电极。另外，在把本发明的光电元件串联连接时，装入防止逆电流用的二极管。
下面，基于附图详细说明本发明的优选实施例，但本发明并不限于这些实施例。
<实施例1、比较例1>
本实施例的叠层型光电元件是用图5所示的堆积膜形成装置堆积的。表3示出实施例1和比较例1使用的共同的堆积条件。以顶元件的i型半导体层是非晶态硅，中元件和底元件的i型半导体层是微晶硅的方式选择制作条件。实施例1中元件的i型半导体层膜厚为2.0μm，制作以中元件作为控制元件、且中元件的Voc/t比底元件的Voc/t大的三元件。而比较例1制作中元件的膜厚增加到2.5μm、以底元件作为控制元件、Voc/t值依然是中元件的大的三元件。
表3
| 原料气体 | 功率密度 | 压力(Pa) | 基板温度(℃) | 膜厚(nm) | ||||||
| SiH4(sccm) | H2(sccm) | PH3用2％H2稀释(sccm) | BF3用2％H2稀释(sccm) | VHF(W/cm2) | RF(W/cm2) | |||||
| 底元件 | n层 | 2 | 300 | 1 | 0.1 | 400 | 220 | 10 | ||
| i层 | 25 | 600 | 0.5 | 600 | 210 | 2.5 | ||||
| p层 | 2 | 1500 | 10 | 1 | 400 | 150 | 5 | |||
| 中元件 | n层 | 2 | 10 | 5 | 0.05 | 400 | 220 | 10 | ||
| i层 | 30 | 600 | 0.5 | 600 | 210 | 变化 | ||||
| p层 | 2 | 1500 | 10 | 1 | 400 | 150 | 5 | |||
| 上元件 | n层 | 2 | 10 | 5 | 0.05 | 400 | 250 | 10 | ||
| i层 | 2 | 20 | 0.05 | 400 | 275 | 280 | ||||
| p层 | 2 | 1500 | 10 | 1 | 400 | 150 | 5 | |||
在表4中，展示了用断面SEM观察法和电容测定法两种方法测定把此时的中元件和底元件作为单元件制作时的Voc的值、Voc/t、各元件的短路光电流密度、和初期光电转换效率与光照射后(1SUN、50℃、1000小时)的光电转换效率。顶元件的短路光电流密度在实施例1和比较例1中都是10.5mA/cm2。
从表4可以看出，在实施例1、比较例1中初期光电转换效率是相等的，但实施例1的样品的劣化后光电转换效率提高了。实施例1中是中元件控制，中元件的Voc/t大，在比较例1中是底元件控制，中元件的Voc/t大。因此，可以确认本发明的结构，由于增大了控制元件的Voc/t，劣化后光电转换效率大幅度提高。
而且，用断面SEM观察法和电容法测定的的膜厚相同，掺杂元素向i型半导体层的扩散为可忽视的水平，在Voc/t的计算中直接采用了该膜厚。
表4
| Voc(V) | i层膜厚(t) | Voc/t(V/cm) | 短路光电流密度(mA/cm2) | 初期光电转换功率(％) | 劣化后光电转换效率(％) | |||
| 断面SEM(μm) | 电容法(μm) | |||||||
| 实施例1 | 中元件 | 0.52 | 2 | 2 | 2600 | 9.5 | 14.5 | 13.5 |
| 底元件 | 0.5 | 2.5 | 2.5 | 2000 | 10 | |||
| 比较例1 | 中元件 | 0.52 | 2.5 | 2.5 | 2080 | 9.9 | 14.5 | 13.1 |
| 底元件 | 0.5 | 2.5 | 2.5 | 2000 | 9.6 | |||
(实施例2、比较例2)
本实施例中，通过调整反射增加膜的膜厚和成膜条件，与实施例1中采用的反射增加膜相比，大幅度提高了反射增加膜表面的织构度。由此，可以增加由底元件吸收的光子数，减小底i层的膜厚。其中，在实施例2中，除了底元件的i层膜厚减薄为2.0μm以外，以表3所示的条件形成各半导体层。与实施例1同样地，顶元件的i型半导体层是非晶态硅，中元件和底元件的i型半导体层是微晶硅。实施例2中元件的i型半导体层膜厚为2.5μm，制作以顶元件作为控制元件、且底元件的Voc/t比中元件的Voc/t大的三元件。而比较例2制作中元件的膜厚减少到2.2μm、以中元件作为控制元件、Voc/t值依然是底元件的大的元件。
在表5中，展示了用断面SEM观察法和电容测定法两种方法测定把此时的中元件和底元件作为单元件制作时的Voc的值、Voc/t、各元件的短路光电流密度、和初期光电转换效率与光照射后(1SUN、50℃、1000小时)的光电转换效率。顶元件的短路光电流密度在实施例2和比较例2中都是10.5mA/cm2。
从表5可以看出，在实施例2、比较例2中初期光电转换效率是相等的，但实施例2的样品的劣化后光电转换效率提高了。实施例2中是底元件控制，底元件的Voc/t大，在比较例2中是中元件控制，底元件的Voc/t大。因此，可以确认本发明的结构，由于增大了控制元件的Voc/t，劣化后光电转换效率大幅度提高。
而且，用断面SEM观察法和电容法测定的的膜厚相同，掺杂元素向i型半导体层的扩散为可忽视的水平，在Voc/t的计算中直接采用了该膜厚。
表5
| Voc(V) | i层膜厚(t) | Voc/t(V/cm) | 短路光电流密度(mA/cm2) | 初期光电转换功率(％) | 劣化后光电转换效率(％) | |||
| 断面SEM(μm) | 电容法(μm) | |||||||
| 实施例2 | 中元件 | 0.52 | 2.5 | 2.5 | 2080 | 10.2 | 14.4 | 13.5 |
| 底元件 | 0.5 | 2 | 2 | 2500 | 9.6 | |||
| 比较例2 | 中元件 | 0.52 | 2.2 | 2.2 | 2364 | 9.5 | 14.4 | 13.0 |
| 底元件 | 0.5 | 2 | 2 | 2500 | 10.1 | |||
(实施例3、比较例3-1、3-2)
该实施例3中，除了在底元件的n型半导体层的形成条件中，把n型掺杂气体即PH3的流量增加到实施例1的流量的20倍之外，以与表3所示的实施例1同样的条件形成各半导体层。通过增加PH3的流量，发现Voc提高，但通过减小底元件的短路光电流密度，变成底控制元件，作为光电转换效率得到了同等的值。考虑这是由于P向i型半导体层中的扩散的影响。实际上，进行了SiMS测定，底i型半导体层中的P浓度比实施例1的底i型半导体层中平均高半位(digit)。另外，与实施例1、实施例2同样地，中i层中的P浓度在实施例3和比较例3-1、3-2中是可以忽略的低水平。在此，顶元件的i型半导体层是非晶态硅，中元件和底元件的i型半导体层是微晶硅。比较例3-1是把底i层的成膜时间增加2成，增加底元件的短路光电流，变成中元件控制的元件，而比较例3-2是把中i层的成膜时间比实施例3减少1成，变成中元件控制的元件。
在表6中，展示了用断面SEM观察法和电容测定法两种方法测定把此时的中元件和底元件作为单元件制作时的Voc的值、Voc/t、各元件的短路光电流密度、和初期光电转换效率与光照射后(1SUN、50℃、1000小时)的光电转换效率。顶元件的短路光电流密度在全部元件中都是10.5mA/cm2。
从表6可以看出，在实施例3、比较例3-1或3-2中初期光电转换效率是相等的，但实施例3的样品的劣化后光电转换效率提高了。实施例3中是底元件控制，底元件的Voc/t大，在比较例3-1和3-2中是底元件控制，中元件的Voc/t大。因此，可以确认本发明的结构，由于增大了控制元件的Voc/t，劣化后光电转换效率大幅度提高。
在本实施例3、比较例3-1和比较例3-2中，由于P向底i层中的扩散，可看出用电容法测定的膜厚比用断面SEM法测定的膜厚小。在此，在Voc/t的计算中采用用电容法求得的膜厚。
表6
| Voc(V) | i层膜厚(t) | Voc/t(V/cm) | 短路光电流密度(mA/cm2) | 初期光电转换功率(％) | 劣化后光电转换效率(％) | |||
| 断面SEM(μm) | 电容法(μm) | |||||||
| 实施例3 | 中元件 | 0.52 | 2 | 2 | 2600 | 9.5 | 14.3 | 13.5 |
| 底元件 | 0.51 | 2.5 | 1.6 | 3188 | 9.3 | |||
| 比较例3-1 | 中元件 | 0.52 | 2 | 2 | 2600 | 9.5 | 14.3 | 13.0 |
| 底元件 | 0.51 | 3 | 1.9 | 2684 | 9.7 | |||
| 比较例3-2 | 中元件 | 0.52 | 1.8 | 1.8 | 2889 | 9.2 | 14.0 | 12.9 |
| 底元件 | 0.51 | 2.5 | 1.6 | 3188 | 9.4 | |||
(实施例4)
除了把实施例1的顶i层的膜厚减小，把顶元件的短路电流密度降低到9.8mA/cm2以外，与实施例1同样地制作三元件，作为实施例4，与实施例1进行比较。在表7中，展示了用断面SEM观察法和电容测定法两种方法测定把此时的中元件和底元件作为单元件制作时的Voc的值、Voc/t、各元件的短路光电流密度、和初期光电转换效率与光照射后(1SUN、50℃、1000小时)的光电转换效率。
从表7中看出。与实施例1相比，实施例4的初期光电转换效率同等，但劣化后光电转换效率有些降低。考虑这是因为i型层由非晶态硅形成的顶元件的短路光电流密度比由微晶硅形成的底元件的短路光电流密度低，所以顶元件的光劣化大的缘故。由此确认，通过形成为使i型半导体层为氢化非晶态硅的pin元件的短路光电流密度比i型半导体层是微晶硅的pin元件的短路光电流密度大，可以形成效率更高的光电元件。
表7
| Voc(V) | i层膜厚(t) | Voc/t(V/cm) | 短路光电流密度(mA/cm2) | 初期光电转换功率(％) | 劣化后光电转换效率(％) | |||
| 断面SEM(μm) | 电容法(μm) | |||||||
| 实施例1 | 顶元件 | 0.95 | 0.4 | 0.4 | - | 10.5 | 14.5 | 13.5 |
| 中元件 | 0.52 | 2 | 2 | 2600 | 9.5 | |||
| 底元件 | 0.5 | 2.5 | 2.5 | 2000 | 10 | |||
| 实施例4 | 顶元件 | 0.95 | 0.35 | 0.35 | - | 9.8 | 14.5 | 13.3 |
| 中元件 | 0.52 | 2 | 2 | 2600 | 9.5 | |||
| 底元件 | 0.5 | 2.5 | 2.5 | 2000 | 10 | |||
如上所述，根据本发明，在多个i型半导体层由微晶硅构成的叠层型光电元件中，可以发挥可维持光电转换效率高、长时间光照射后的光电转换效率也高的状态的优异效果。
Claims (3)
1.一种叠层型光电元件，由在基体上层叠多个具有pin结的光电元件而成，上述pin结是由分别用以IV族元素为主成分的非单晶构成的p型半导体层、i型半导体、n型半导体层形成的，其特征在于：
从光入射侧算起，第一i型半导体层由氢化非晶态硅构成，第二以后的i型半导体层由氢化非晶态硅或微晶硅构成；
设用第二以后的pin元件中的i型半导体层是微晶硅的pin元件制作pin光电单元件时的开路端电压为Voc，该i型半导体层的膜厚为t，则通过包含Voc/t的值最大的i型半导体层的pin元件对叠层型光电元件的短路光电流密度进行控制。
2.如权利要求1所述的叠层型光电元件，其特征在于：在1SUN、25℃的条件下对上述叠层型光电元件照射AM 1.5的太阳光时，从各层得到的短路光电流密度的和为27mA/cm2以上。
3.如权利要求1所述的叠层型光电元件，其特征在于：在上述叠层型光电元件中，i型半导体层是氢化非晶态硅的pin元件的短路光电流密度比i型半导体层是微晶硅的pin元件的短路光电流密度更大。
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| C14 | Grant of patent or utility model | ||
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Granted publication date: 20090603 Termination date: 20141113 |
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| EXPY | Termination of patent right or utility model |