CN1494111A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN1494111A
CN1494111A CNA031471471A CN03147147A CN1494111A CN 1494111 A CN1494111 A CN 1494111A CN A031471471 A CNA031471471 A CN A031471471A CN 03147147 A CN03147147 A CN 03147147A CN 1494111 A CN1494111 A CN 1494111A
Authority
CN
China
Prior art keywords
mentioned
reflective film
reflection coefficient
thickness
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031471471A
Other languages
English (en)
Other versions
CN1327482C (zh
Inventor
y田好一郎
辻田好一郎
中江彰宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1494111A publication Critical patent/CN1494111A/zh
Application granted granted Critical
Publication of CN1327482C publication Critical patent/CN1327482C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Materials For Photolithography (AREA)

Abstract

本发明的课题是设计使构制图形时留下的光致抗蚀剂的形状为适当的多层膜结构。多层膜结构20具有依次层叠了多晶硅10、氧化硅膜11、抗反射膜12的结构,在抗反射膜12上设置了光致抗蚀剂13。首先,(i)设定氧化硅膜11的膜厚,使得抗反射膜12与光致抗蚀剂13的界面上的、从光致抗蚀剂13一侧看的反射系数的绝对值在第1值以下。接着,(ii)在由工序(i)设定的范围内,设定氧化硅膜11的膜厚,使得反射系数的相位的绝对值在第2值以上。

Description

半导体器件的制造方法
技术领域
本发明涉及半导体器件的制造方法。
背景技术
迄今,例如在进行半导体器件这类的微细加工时,作为构制图形的掩模使用了光致抗蚀剂。然后,为了将掩模整形为规定的形状,光致抗蚀剂也被构制成图形。在对光致抗蚀剂构制图形时,为防止成为光致抗蚀剂之基底,即成为图形构制对象的基底层与光致抗蚀剂的界面处的反射,往往在光致抗蚀剂与基底层之间插入抗反射膜。
这样的技术例如在专利文献1、专利文献2、专利文献3中作了介绍。
[专利文献1]
特开平7-37799号公报
[专利文献2]
特开平10-270329号公报
[专利文献3]
特开2002-214793号公报
但是,为了降低现有抗反射膜的反射系数的绝对值,对抗反射膜的各参数的范围进行了选择。从而,没有提出使构制图形后留下的光致抗蚀剂的形状为适当的选择各参数的方法。
发明内容
本发明鉴于上述事宜,提供了使构制图形后留下的光致抗蚀剂的形状为适当的半导体器件的制造方法。
本发明是包括(a)在基底层上形成抗反射膜的工序;以及(b)在上述抗反射膜上形成成为图形构制对象的正型光致抗蚀剂的工序的半导体器件的制造方法。而且,还包括涉及经上述光致抗蚀剂入射的曝光用的光在上述抗反射膜与上述光致抗蚀剂的界面上的反射系数的,(i)设定使上述反射系数的绝对值在第1值以下的上述抗反射膜和上述基底层的至少某一方的各参数的范围的工序;以及(ii)在由上述工序(i)设定的范围内,设定使上述反射系数的相位的绝对值在第2值以上的上述各参数的范围的工序。
附图说明
图1是示出在本发明的基本说明中使用的多层膜结构的剖面图。
图2是示出界面反射系数的轨迹的曲线图。
图3是示出界面反射系数的绝对值的曲线图。
图4是示出界面反射系数的相位的曲线图。
图5是示出光致抗蚀剂中的光量分布的曲线图。
图6是示出光致抗蚀剂中的光量分布的曲线图。
图7是示出光致抗蚀剂中的光量分布的曲线图。
图8是示出光致抗蚀剂中的光量分布的曲线图。
图9是示出光致抗蚀剂中的光量分布的曲线图。
图10是示出光致抗蚀剂中的光量分布的曲线图。
图11是示出本发明实施例1中的界面反射系数的相位的曲线图。
图12是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图13是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图14是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图15是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图16是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图17是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图18是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图19是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图20是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图21是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图22是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图23是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图24是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图25是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图26是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图27是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图28是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图29是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图30是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图31是示出本发明实施例2中的界面反射系数的轨迹的曲线图。
图32是示出在本发明实施例3中使用的多层膜结构的剖面图。
图33是示出本发明实施例3中的界面反射系数的轨迹的曲线图。
图34是示出本发明实施例3中的界面反射系数的绝对值的曲线图。
图35是示出本发明实施例3中的界面反射系数的相位的曲线图。
图36是示出参考例中的界面反射系数的轨迹的曲线图。
图37是示出参考例中的界面反射系数的绝对值的曲线图。
图38是示出参考例中的界面反射系数的相位的曲线图。
具体实施方式
(发明的基本思想)
在对各个具体实施例进行说明之前,对本发明的基本思想进行说明。当然,该基本思想也属本发明的范畴。
图1是示出在本发明的基本说明中使用的多层膜结构20和在多层膜结构20上设置的正型光致抗蚀剂13的剖面图。多层膜结构20具有依次形成了多晶硅10、氧化硅膜11、抗反射膜12的结构,在抗反射膜12上形成了光致抗蚀剂13。这种多层膜结构20是例如制造MOS晶体管时,在对多晶硅10整形以形成栅电极的场合所采用的结构。
光致抗蚀剂13是图形构制的对象,构制图形的结果所留下的光致抗蚀剂13具有作为构制抗反射膜12及氧化硅膜11图形的掩模的功能。
在这种结构中,经光致抗蚀剂13入射的曝光用的光在光致抗蚀剂13与抗反射膜12之间的界面上的反射系数(以下称“界面反射系数”)的绝对值Ra、相位Rp、实部Rx、虚部Ry可由如下的公式求出。在MOS晶体管制造中,在对多晶硅10整形以形成栅电极的场合,虽然在多晶硅10的下面存在栅氧化膜及硅衬底,但在下式中将多晶硅10的厚度作为无限大进行计算。这是由于通常多晶硅10的光吸收率高,并且其膜厚也厚的缘故。
[式1]
r s = n 1 - n s n 1 + n s
r 1 = n 2 - n 1 n 2 + n 1
r 2 = n t - n 2 n t + n 2
δ1=e×p[-i(4πt1n1/λ)]
δ2=e×p[-i(4πt2n2/λ)]
ξ 1 = r 1 + r s · δ 1 1 + r 1 · r s · δ 1
ξ 2 = r 2 + ξ 1 · δ 2 1 + r 2 · ξ 1 · δ 2
Ra=|ξ2|2,Rp=tan-1(Ry/Rx)
Rx=Re(ξ2)
RY=Im(ξ2)
其中,ns、n1、n2、nt分别是多晶硅10、氧化硅膜11、抗反射膜12、光致抗蚀剂13的复折射率,t1、t2分别是氧化硅膜11、抗反射膜12的厚度,λ是曝光用光的波长。由上式可知,界面反射系数不依赖于成为最上层的光致抗蚀剂13的厚度。
例如,若用ArF光作为曝光用的光,则λ=193nm。此外,作为可采用的光,也可采用F2光(157nm)、KrF光(248nm)。多晶硅10、氧化硅膜11的复折射率在用i表示虚数单位时,分别是ns=0.97-2.10i,n1=1.56。另外,若使用无机材料,例如等离子体氮氧化硅膜作为抗反射膜12,其复折射率为n2=1.9-0.5i。另外,当采用正型光致抗蚀剂时,其复折射率例如为nt=1.7-0.02i。除非事先特别加以说明,在以下的全部说明中皆采用这些常数值。
在抗反射膜12的厚度t2被固定的场合,求出适合于对光致抗蚀剂13构制图形的氧化硅膜11的厚度t1
图2是示出使氧化硅膜11的厚度t1在300~800埃的范围内变化时,界面反射系数的实部Rx和虚部Ry的轨迹的曲线图。黑点对应于t1=300埃,白圈对应于t1=800埃,随着厚度t1的增加,值(Rx,Ry)按顺时针方向移动。
图3和图4是分别示出界面反射系数的绝对值Ra、相位Rp对厚度t1的依赖特性的曲线图。通常,对作为界面反射系数的绝对值Ra的值希望在约0.02以下。从这一观点出发,氧化硅膜11的厚度t1应设定在约500~620埃的范围内。但是,实验结果表明,厚度t1在500~550埃的范围内使用光刻技术不可能使构制了图形的光致抗蚀剂13的形状适当。更具体地说,已知在厚度t1为500~550埃的范围内,在构制了图形的光致抗蚀剂13的底部(与抗反射膜12接触的一侧)发生钻蚀现象。
在图形细的场合尤为显著,当在构制了图形的光致抗蚀剂13的底部发生钻蚀时,光致抗蚀剂13变得容易坍塌。据推测,这种坍塌的原因是由于光致抗蚀剂13与抗反射膜12之间的接触面积减小、因毛细管现象引起的显影液的渗入。在实验中,使光致抗蚀剂13构制成宽度为140nm的图形时,在厚度t1为550埃以下的范围内,常观察到构制了图形的光致抗蚀剂13的坍塌。
另一方面,在厚度t1超过550埃的范围内,在构制了图形的光致抗蚀剂13的底部几乎不发生钻蚀。从以上所述,可以认为,为将光致抗蚀剂13适当地构制成图形,在界面反射系数的绝对值Ra以外的因素中存在最佳条件。
虽然作为反射系数的绝对值Ra的值在约0.02以下,但在厚度t1为500~550埃的范围内,反射系数的相位Rp大于约-45度,在超过550埃的范围内,反射系数的相位Rp小于约-45度。因此,可以推测,为将光致抗蚀剂13适当地构制成图形,在反射系数的绝对值Ra以外的因素是反射系数的相位Rp
即,反射系数的相位Rp越接近于0度(也就是说,该相位Rp的绝对值越小),在光致抗蚀剂13与氧化硅膜11之间的界面处,曝光用的光的反射光与入射光相互加强。因此,可以认为在被光掩模覆盖而不应该曝光的位置处,对光致抗蚀剂13也进行了曝光,因而发生了钻蚀。另一方面,可以认为,反射系数的相位Rp离0度越远(也就是说,该相位Rp的绝对值越大),由于在光致抗蚀剂13与氧化硅膜11之间的界面处,曝光用的光的反射光与入射光相互削弱,所以不发生钻蚀。为了确认这些想法,借助于模拟求出了光致抗蚀剂13中的光量。
图5、图6、图7、图8、图9、图10都是示出厚度为500nm的光致抗蚀剂13中的光量分布的曲线图,分别示出了氧化硅膜11的厚度t1为400、450、500、550、600、650埃的情形。纵轴为距光致抗蚀剂13的抗反射膜12的距离H(nm),横轴为距对光致抗蚀剂13曝光时所用的线状掩模的中央的位置的距离B(nm)。这里,线状掩模的宽度为160nm,配置在B=-80~80(nm)的位置上。还有,对曝光时使用的透镜的数值孔径为0.60,用1/2环型(σ=0.70)作为照射光源的孔径,用二元掩模作为光掩模的情形进行了模拟。在任何一个图中,都绘出了表示光量相等的位置的线(以下称为“等光线”),越靠中央的部分(B=0)越暗,越向周围越明亮。但是,虽然在各图中,线之间的间隔表示恒定的光量差,不过就所有的图而言,并没有采用共同的光量差。
在底部是否发生钻蚀,依赖于距离H为0的附近的亮度分布。这是由于,因光致抗蚀剂13为正型,故接受规定值以上的光量的部分在显影过程中被溶掉,只接受低于规定值的光量的在显影过程中被保留的缘故。当然,作为是否溶掉的阈值的光量有一幅度。
如图5至图10所示,随着距离H增大(或随着其减小),等光线反复取距离B的极大值和极小值。这是由于在光致抗蚀剂13的内部曝光用的光的入射光与反射光发生干涉的缘故。于是,如果在距离H为0的附近,等光线接近于距离B的位置取极小值的位置,则光致抗蚀剂13被整形为在底部有钻蚀的图形。例如在图5至图8中,在距离H为0的附近,与接近于距离B的极大值位置相比,等光线更接近于距离B的极小值。
与此相对照,在图9和图10中,在距离H为0的附近,与接近于距离B的极小值位置相比,等光线更接近于距离B的极大值。在得到这样的光量分布时,在构制了图形的光致抗蚀剂的13的底部难以发生钻蚀。
如图4所示,当反射系数的相位Rp的绝对值在约45度以下时,光致抗蚀剂13容易坍塌,当大于约45度时,则难以坍塌。根据这些关系,可望以如下方式设计多层膜结构20。首先,(i)设定抗反射膜12和氧化硅膜11的至少某一方的各参数的范围,例如膜厚,使得界面反射系数的绝对值Ra在第1值以下。在上述例子中,将氧化硅膜11的厚度t1设定在约500~620埃的范围内,使得反射系数的绝对值Ra在0.02以下。接着,(ii)在由前面的工序(i)设定的范围内,设定上述各参数的范围,使得反射系数的相位Rp的绝对值在第2值以上。在上述例子中,设定为约600~620埃,使得反射系数的相位Rp的绝对值大于约45度。通过这样做,首先,在工序(i)中能够设定使反射光强度降低的各参数的范围,进而,在工序(ii)中能够设定对构制了图形的光致抗蚀剂13的形状难以产生钻蚀的各参数的范围。因此,构制成图形的光致抗蚀剂13难以坍塌。
(实施例1)
在本实施例中,对在本发明的半导体器件的制造方法中采用的抗反射膜12的膜厚的设定方法进行说明。图11是示出改变氧化硅膜11的厚度t1时界面反射系数的相位Rp与抗反射膜12的厚度t2的关系的曲线图。这里,对抗反射膜12的复折射率采用了n2=1.71-0.41i。在例如用有机材料作为抗反射膜12时可得到此值。在半导体器件的制造工序中,许多场合难以使氧化硅膜11的厚度t1不依赖于位置而成为定值,在这样的场合,多用有机材料作为抗反射膜12。
阴影区表示在氧化硅膜11的厚度t1在300~800埃的范围内时反射系数的相位Rp可以采用的范围。黑点表示氧化硅膜11的厚度t1采用300埃或800埃时的模拟值。
如图11所示,抗反射膜12的厚度t2在700埃以下时,若氧化硅膜11的厚度t1不同,则反射系数的相位Rp也有较大地的不同。因此,抗反射膜12的厚度t2在700埃以下时,为了增大反射系数的相位Rp的绝对值,按照在发明的基本思想一节中说明的方法操作,可望控制氧化硅膜11的厚度t1
另一方面,随着抗反射膜12的厚度t2从700埃向800埃增厚,反射系数的相位Rp对氧化硅膜11的厚度t1的依赖性急剧地减小。具体而言,抗反射膜12的厚度t2在800埃以上时,反射系数的相位Rp不依赖于氧化硅膜11的厚度t1,在约60度以上。因此,抗反射膜12的厚度t2在800埃以上时,无需为增大反射系数的相位Rp的绝对值而对氧化硅膜11的厚度t1进行控制。换言之,对不能控制氧化硅膜11的厚度t1的多层膜结构,借助于使抗反射膜12的厚度t2在约800埃以上,能够防止构制了图形的光致抗蚀剂13的坍塌。
(实施例2)
在本实施例中,对在本发明的半导体器件的制造方法中采用的抗反射膜12的复折射率n2的设定方法进行说明。图12至图31各图都是示出使氧化硅膜11的厚度t1从300埃变化至800埃时的界面反射系数的实部Rx和虚部Ry的轨迹的曲线图。任何一个图都将氧化硅膜11的厚度t1设定在300~800埃的范围内,随着厚度t1的增加,值(Rx,Ry)沿顺时针方向移动。
在各图中,同时记述了在模拟中采用的复折射率n2的值。下面将复折射率n2表示为α-βi(α,β为实数)进行说明。
一般说来,借助于使用有机材料作为抗反射膜12,可以控制其复折射率。具体而言,复折射率的实部和虚部依赖于在各该有机材料中使用的聚合物和染料。
图12至图18示出了抗反射膜12的厚度t2为300埃的情形,图19至图24示出了抗反射膜12的厚度t2为500埃的情形,图25至图31示出了抗反射膜12的厚度t2为800埃的情形。如果鉴于上述工序(ii)中的设定,希望实部Rx和虚部Ry的轨迹与正的实数轴所成的角度较大。
(1)在抗反射膜12的厚度t2为300埃的场合:
由图12至图14可知,如果β的值取0.5,即使增大α的值,实部Rx和虚部Ry的轨迹也与正的实数轴交叉。换言之,反射系数的相位Rp在0度附近的抗反射膜12的厚度t2存在于300~800埃的范围内。
另一方面,对图13、图15、图16进行比较后可知,随着β的值增大,实部Rx和虚部Ry的轨迹与正的实数轴所成的角度也增大。具体地说,可以认为,β的值若在0.7以上,可以避免光致抗蚀剂13坍塌。还有,由图16至图18可知,β的值若在0.9以上,则有希望使α的值尽可能大的趋势,不过,β的值若在0.7以上,可以认为α的值对反射系数的相位Rp不产生大的影响。
(2)在抗反射膜12的厚度t2为500埃的场合:
由图19至图21可知,如果β的值取0.5,则α的值在1.9以下时实部Rx和虚部Ry的轨迹与正的实数轴交叉。
另一方面,对图20、图22、图23进行比较后可知,随着β的值增大,实部Rx和虚部Ry的轨迹与正的实数轴所成的角度也增大。具体地说,可以认为,β的值若在0.7以上,能够避免光致抗蚀剂13坍塌。还有,由图23、图24可知,β的值若在0.9以上,则有希望使α的值尽可能大的趋势,不过,可以认为,β的值若在0.7以上,α的值对反射系数的相位Rp不产生大的影响。
(3)在抗反射膜12的厚度t2为800埃的场合:
由图25和图26可知,如果β的值取0.3,即使增大α的值,实部Rx和虚部Ry的轨迹也与正的实数轴交叉。
另一方面,由图27至图29可知,如果β的值取0.4,则α的值在1.5~1.9的范围内时,实部Rx和虚部Ry的轨迹不与正的实数轴交叉。另外,由图28、图30、图31可知,随着β的值增大,实部Rx和虚部Ry的轨迹与正的实数轴所成的角度也增大。具体地说,可以认为,β的值若在0.4以上,能够避免光致抗蚀剂13坍塌。
由以上(1)、(2)、(3)的情形可知:抗反射膜12的厚度t2在500埃以下时,最好将β的值设定在0.7以上,抗反射膜12的厚度t2为800埃左右时,最好将β的值设定在0.4以上。换言之,希望随着抗反射膜12的厚度t2减薄而将β的值设定得较大。
(实施例3)
图32是示出在本实施例中使用的多层膜结构21和在多层膜结构21上设置的正型光致抗蚀剂13的剖面图。多层膜结构21具有依次层叠了多晶硅10、抗反射膜12的结构,在抗反射膜12上设置了光致抗蚀剂13。这时,按照已述的方法,对抗反射膜12的膜厚t2、复折射率n2进行控制,也能防止构制了图形的光致抗蚀剂13坍塌。但是,由于多层膜结构21与多层膜结构20不同,不存在氧化硅膜11,所以在计算界面反射系数时取氧化硅膜11的厚度t1为0进行处理。另外,这里,假定是采用有机材料作为抗反射膜12的情形,用复折射率n2=1.71-0.41i进行了模拟。
图33是示出使抗反射膜12的厚度t2在200~500埃的范围内变化时的界面反射系数的实部Rx和虚部Ry的轨迹的曲线图。黑点对应于t2=200埃,白圈对应于t2=500埃,随着厚度t2的增加,值(Rx,Ry)沿顺时针方向移动。
图34和图35是分别示出界面反射系数的绝对值Ra和相位Rp对厚度t2的依赖特性的曲线图。首先,鉴于上述工序(i)将抗反射膜12的厚度t2设定在约270~380埃的范围内,使得反射系数的绝对值Ra在0.02以下。如果是现有的技术,则设定使反射系数的绝对值Ra为最小值的厚度t2=320埃。
如图35所示,抗反射膜12的厚度t2在约270~380埃的范围内时,反射系数的相位Rp的绝对值大于约45度,随着厚度t2增大,反射系数的相位Rp的绝对值增大。从而,鉴于上述的工序(ii),抗反射膜12的厚度t2可以采用在工序(i)中得到的范围(约270~380埃)。
但是,与氧化硅膜的图形构制不同,对多晶硅10构制图形时希望抗反射膜12的厚度t2薄。除多晶硅之外,采用硅化物或金属作为抗反射膜12的基底时也一样。从而,抗反射膜12的厚度t2被设定成比起使反射系数的绝对值Ra为最小值的厚度t2=320埃为薄,例如,约270埃,为了使的反射系数的相位Rp的绝对值更大,最好设定为300埃左右。
另外,在采用有机材料作为抗反射膜12时,若其基底上存在凹凸,覆盖凸部的抗反射膜12的厚度有比覆盖平坦部的厚度薄的趋势。如图35所示,随着厚度t2的减小,反射系数的相位Rp的绝对值减小。从而,覆盖凸部的抗反射膜12与光致抗蚀剂13的界面的反射系数的相位Rp的绝对值比覆盖平坦部的抗反射膜12与光致抗蚀剂13的界面的反射系数的相位Rp的绝对值小,从而可以认为构制了图形的光致抗蚀剂13容易坍塌。于是,在采用有机材料作为抗反射膜12时,最好设想其基底上存在凹凸,将厚度t2设定成比根据上述模拟而设定的值为厚。
(参考例)
这里,示出了在多层膜结构21中采用无机材料,例如等离子体氮氧化硅膜作为抗反射膜12的情形。这时,抗反射膜12的复折射率n2=1.9-0.5i,对基底的台阶覆盖性也是良好的。
图36是示出使抗反射膜12的厚度t2在100~400埃变化时的界面反射系数的实部Rx和虚部Ry的轨迹的曲线图。黑点对应于t2=100埃,白圈对应于t2=400埃,随着厚度t2的增加,值(Rx,Ry)沿顺时针方向移动。
图37和图38是分别示出界面反射系数的绝对值Ra和相位Rp对厚度t2的依赖特性的曲线图。在本参考例的场合,使反射系数的绝对值Ra为最小值的抗反射膜12的厚度t2大致为240埃。在该厚度t2下,反射系数的相位Rp的绝对值在90度附近。从而,可以认为,这时即使与现有技术同样地设定抗反射膜12的厚度t2,构制了图形的光致抗蚀剂13也不坍塌。
(实施例4)
在上述的“发明的基本思想”和各实施例中,对光致抗蚀剂13为正型的情形进行了说明。但是,参照图5至图10后可知,在光致抗蚀剂13为负型的场合,如果在距离H为0的附近,与接近于距离B的极小值位置相比,等光线更接近于距离B的极大值,则在构制了图形的光致抗蚀剂13的底部容易发生钻蚀。从而,在作为光致抗蚀剂13采用负型的场合,与上述工序(ii)对应地可以在由工序(i)设定的范围内将各参数的范围设定成使反射系数的相位Rp的绝对值在第2值以下。
根据本发明的半导体器件的制造方法,在工序(i)中能够设定使反射光的强度降低的各参数的范围,进而在工序(ii)中,能够设定构制了图形的光致抗蚀剂的形状难以发生钻蚀的各参数的范围。从而,构制了图形的光致抗蚀剂变得难以坍塌。

Claims (8)

1.一种半导体器件的制造方法,其特征在于:
包括:
(a)在基底层上形成抗反射膜的工序;以及
(b)在上述抗反射膜上形成成为图形构制对象的正型光致抗蚀剂的工序,
还包括关于经上述光致抗蚀剂入射的曝光用的光在上述抗反射膜与上述光致抗蚀剂的界面上的反射系数的:
(i)设定使上述反射系数的绝对值在第1值以下的上述抗反射膜和上述基底层的至少某一方的各参数的范围的工序;以及
(ii)在由上述工序(i)设定的范围内,设定使上述反射系数的相位的绝对值在第2值以上的上述各参数的范围的工序。
2.如权利要求1所述的半导体器件的制造方法,其特征在于:
当上述抗反射膜的膜厚在规定厚度以下时,在工序(i)、(ii)中设定上述基底层的层厚范围。
3.如权利要求1所述的半导体器件的制造方法,其特征在于:
将上述抗反射膜的复折射率表示为α-βi(α,β为实数,i为虚数单位)时,在上述工序(ii)中,随着上述抗反射膜的膜厚减薄而将上述β设定得较大。
4.如权利要求1所述的半导体器件的制造方法,其特征在于:
当上述基底层为多晶硅、硅化物、金属中的某一种时,
(iii)在由上述工序(ii)设定的范围内,将上述抗反射膜的厚度设定成比起取上述反射系数的绝对值的最小值的厚度为薄。
5.如权利要求4所述的半导体器件的制造方法,其特征在于:
当采用有机材料作为上述抗反射膜时,将上述抗反射膜的厚度设定成比起由上述工序(iii)设定的厚度为厚。
6.一种半导体器件的制造方法,其特征在于:
包括:
(a)在基底层上形成抗反射膜的工序;以及
(b)在上述抗反射膜上形成作为图形构制对象的负型光致抗蚀剂的工序,
还包括关于经上述光致抗蚀剂入射的曝光用的光在上述抗反射膜与上述光致抗蚀剂的界面上的反射系数的:
(i)设定使上述反射系数的绝对值在第1值以下的上述抗反射膜和上述基底层的至少某一方的各参数的范围的工序;以及
(ii)在由上述工序(i)设定的范围内,设定使上述反射系数的相位的绝对值在第2值以下的上述各参数的范围的工序。
7.如权利要求1~6的任何一项所述的半导体器件的制造方法,其特征在于:
在上述工序(ii)中,上述第2值约为45度。
8. 如权利要求7所述的半导体器件的制造方法,其特征在于:
在上述工序(i)中,上述第1值约为0.02。
CNB031471471A 2002-10-31 2003-07-04 半导体器件的制造方法 Expired - Fee Related CN1327482C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2002317583A JP2004153073A (ja) 2002-10-31 2002-10-31 半導体装置の製造方法
JP317583/2002 2002-10-31
JP317583/02 2002-10-31

Publications (2)

Publication Number Publication Date
CN1494111A true CN1494111A (zh) 2004-05-05
CN1327482C CN1327482C (zh) 2007-07-18

Family

ID=32171240

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031471471A Expired - Fee Related CN1327482C (zh) 2002-10-31 2003-07-04 半导体器件的制造方法

Country Status (5)

Country Link
US (1) US6916749B2 (zh)
JP (1) JP2004153073A (zh)
KR (1) KR100505771B1 (zh)
CN (1) CN1327482C (zh)
TW (1) TWI271786B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100458726C (zh) * 2005-10-06 2009-02-04 欧姆龙株式会社 生产管理装置、生产管理方法以及生产管理系统
CN103617309A (zh) * 2013-10-31 2014-03-05 中国科学院上海光学精密机械研究所 极紫外光刻无缺陷掩模衍射谱快速严格仿真方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006242974A (ja) * 2005-02-28 2006-09-14 Sony Corp 反射防止膜及び露光方法
US7807336B2 (en) * 2005-12-28 2010-10-05 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
KR100811431B1 (ko) * 2005-12-28 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2791525B2 (ja) * 1992-04-16 1998-08-27 三菱電機株式会社 反射防止膜の選定方法およびその方法により選定された反射防止膜
JPH0737799A (ja) 1993-07-19 1995-02-07 Nippondenso Co Ltd 半導体装置の微細パターン形成方法
JPH10270329A (ja) 1997-03-27 1998-10-09 Hitachi Ltd 反射防止膜条件決定方法及びそれを用いたレジストパターン形成方法
US5926740A (en) * 1997-10-27 1999-07-20 Micron Technology, Inc. Graded anti-reflective coating for IC lithography
US6218292B1 (en) * 1997-12-18 2001-04-17 Advanced Micro Devices, Inc. Dual layer bottom anti-reflective coating
US6316372B1 (en) * 1998-04-07 2001-11-13 Micron Technology, Inc. Methods of forming a layer of silicon nitride in a semiconductor fabrication process
US6684007B2 (en) * 1998-10-09 2004-01-27 Fujitsu Limited Optical coupling structures and the fabrication processes
US6706546B2 (en) * 1998-10-09 2004-03-16 Fujitsu Limited Optical reflective structures and method for making
US6785447B2 (en) * 1998-10-09 2004-08-31 Fujitsu Limited Single and multilayer waveguides and fabrication process
US6690845B1 (en) * 1998-10-09 2004-02-10 Fujitsu Limited Three-dimensional opto-electronic modules with electrical and optical interconnections and methods for making
TW396401B (en) 1998-10-12 2000-07-01 United Microelectronics Corp Method for forming anti-reflective coating
JP2002214793A (ja) * 2001-01-22 2002-07-31 Mitsubishi Electric Corp 反射防止膜及び半導体装置の製造方法
US6670425B2 (en) * 2001-06-05 2003-12-30 Brewer Science, Inc. Anti-reflective coating of polymer with epoxide rings reacted with light attenuating compound and unreacted epoxide rings

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100458726C (zh) * 2005-10-06 2009-02-04 欧姆龙株式会社 生产管理装置、生产管理方法以及生产管理系统
CN103617309A (zh) * 2013-10-31 2014-03-05 中国科学院上海光学精密机械研究所 极紫外光刻无缺陷掩模衍射谱快速严格仿真方法
CN103617309B (zh) * 2013-10-31 2016-07-06 中国科学院上海光学精密机械研究所 极紫外光刻无缺陷掩模衍射谱快速严格仿真方法

Also Published As

Publication number Publication date
CN1327482C (zh) 2007-07-18
KR100505771B1 (ko) 2005-08-04
JP2004153073A (ja) 2004-05-27
TWI271786B (en) 2007-01-21
US20040087044A1 (en) 2004-05-06
TW200406821A (en) 2004-05-01
US6916749B2 (en) 2005-07-12
KR20040040299A (ko) 2004-05-12

Similar Documents

Publication Publication Date Title
US11487207B2 (en) Extreme ultraviolet photolithography method with infiltration for enhanced sensitivity and etch resistance
CN1229677C (zh) 半透射型显示器件的制造方法和半透射型显示器件
CN1088525C (zh) 光掩膜及其制造方法
CN1860586A (zh) 用于制造硬掩模的方法和硬掩模结构
CN1311522C (zh) 图形形成方法和半导体器件的制造方法
CN1254848C (zh) 光掩模制造方法和半导体器件制造方法
CN1821867A (zh) 灰调掩模的制造方法及灰调掩模
CN1412848A (zh) 半导体器件及其制造方法
CN1215531C (zh) 掩模的制造方法
CN1837956A (zh) 灰色调掩模和薄膜晶体管基板的制造方法
CN1723416A (zh) 图形尺寸校正装置及方法、光掩模以及试验用光掩模
CN1455439A (zh) 掩模的制造方法和半导体集成电路器件的制造方法
CN1921087A (zh) 多层膜作为硬掩模和抗反射层的应变源漏cmos的制作方法
CN1201376C (zh) 半导体装置的制造方法
CN1494111A (zh) 半导体器件的制造方法
CN1303475C (zh) 具有照度偏光控制的光罩
CN1264198C (zh) 光掩模、光掩模的制造方法和电子元件的制造方法
CN101038445A (zh) 图案形成方法以及灰阶掩模的制造方法
CN1324400C (zh) 相移掩模、及使用它的图形形成方法和电子器件制造方法
CN1405634A (zh) 掩膜图案的校正方法
CN1577722A (zh) 图形修正方法、系统和程序、掩模、半导体器件制造方法、设计图形
CN1459828A (zh) 半导体装置及其制造方法
CN1735655A (zh) 有机底层抗反射组合物及采用该组合物的构图方法
CN1646884A (zh) 掩模板及其制造方法
CN1802605A (zh) 光掩模及视频器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070718

Termination date: 20100704