TWI271786B - Method of manufacturing semiconductor device - Google Patents

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TWI271786B
TWI271786B TW092113700A TW92113700A TWI271786B TW I271786 B TWI271786 B TW I271786B TW 092113700 A TW092113700 A TW 092113700A TW 92113700 A TW92113700 A TW 92113700A TW I271786 B TWI271786 B TW I271786B
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Kouichirou Tsujita
Akihiro Nakae
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Mitsubishi Electric Corp
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Description

1271786 係發揮作為對於反射防止膜1 2或氧化矽膜1 1進行圖 之罩幕之功能。 在此種構造，透過光阻13所入射之曝光用光之光丨 和反射防止膜1 2間之界面上之反射係數（以下、稱為 面反射係數」）之絕對值R a、相位R P、實部R x和虛部 係根據以下之數學式而求出。在MOS電晶體之製造而 多晶矽1 0來形成閘極電極之狀態下，於多晶矽1 0下 在閘極氧化膜或矽基板，但是，在以下之公式，使得 矽1 0之厚度成為無限大而進行計算。通常係由於多E 1 0之光吸收率變高而其膜厚也變大之緣故。 (數學式1 ) 案化 ι 1 3 「界 R y， 整形 ，存 多晶 丨矽
η 1 + η s η2- η ι η 2 + η】 n t- Π 2 η t + η 2 1 + r 2 ·芒 1 · <5 2
Ra=l?2r > Rp=tan 1(Ry/Rx)
Rx = Re (^2) RY=Irn (芒 2) 312/發明說明書(補件)/92-07/92113700 1271786 但是，n s、η 1、η 2、n t係分別是多晶石夕1 Ο、氧化石夕膜1 1、 反射防止膜1 2和光阻1 3之複折射率，11、12係分別是氧 化矽膜1 1和反射防止膜1 2之厚度，Λ係曝光用光之波長。 由上列之公式而理解到：界面之反射係數係並不依附成為 最上層之光阻13之厚度。 例如如果使用ArF光來作為曝光用光的話，則成為；I = 1 9 3 n m。另外，作為可採用之光，係也可以使用F 2光 (1 57nm)、KrF光（ 2 4 8nm)。多晶矽1 0和氧化矽膜1 1之複 折射率，係以i來表示虛數單位而分別成為1^=0.97 — 2 . 1 0 i、η 1 = 1 . 5 6。此外，作為反射防止膜1 2，如果採用 無機材料、例如電漿矽氮化氧化膜的話，則其複折射率成 為η 2 = 1 . 9 — 0 . 5 i。此外，採用正型光阻，其複折射率例 如成為n t = 1 . 7 — 0 . 0 2 i。並無特別拒絕限制，在以下之全 部說明中，採用這些定數。 在固定反射防止膜1 2之厚度12之狀態下，求出適合用 以對於光阻1 3進行圖案化之氧化矽膜1 1之厚度t!。 圖2係顯示使得氧化矽膜1 1之厚度t!變化至3 0 0〜8 0 0 埃（A )為止之狀態下之界面反射係數之貫部R X和虛部R y 之軌跡之圖形。分別使得黑色圓對應於t! = 3 0 0埃（A )， 白色圓對應於11 = 8 0 0埃（A )，隨著厚度t i之增大而使得 值（R X，R y)沿著順時針方向而進行移動。 圖3及圖4係分別顯示界面反射係數之絕對值R a和相位 R p對於厚度t!之依附性之圖形。通常作為界面反射係數之 絕對值R a之值，係最好是0. 0 2左右以下。由該觀點來看 9 312/發明說明書(補件)/92-07/92113700 1271786 的話，氧化矽膜1 1之厚度t!係設定在大約5 Ο 0〜6 2 0埃（A ) 之範圍内。但是，根據實驗之結果而判定：在厚度t i成為 5 0 0〜5 5 0埃（A )之範圍内，無法使得使用光微影技術所圖 案化之光阻1 3之形狀，變得適當。更加具體地說，判定： 在厚度t!成為500〜550埃（A)之範圍内，於圖案化之光 阻1 3之底部（接觸到反射防止膜1 2之側），產生蝕刻不足 (undercut) 〇 特別是在圖案細之狀態下，變得顯著，但是，在圖案化 之光阻1 3之底部產生钱刻不足（u n d e r c u t)時，光阻1 3係 容易倒壞。推測此種導壞係因為接地面積之減少、起因於 毛細管現象所造成之顯影液污染之原因。在實驗中，在對 於幅寬1 4 0 n m之圖案而成形光阻1 3之狀態下，在厚度t! 成為5 5 0埃（A )以下之範圍内，觀察到許多之圖案化之光 阻1 3之倒壞。 另一方面，在厚度I超過550埃（A)之範圍内，在圖案 化之光阻13之底部，幾乎不產生蚀刻不足（undercut)。由 以上敘述而認為：為了對於光阻1 3適當地進行圖案化，因 此，存在界面反射係數之絕對值Ra以外之要因之最適當 化。 作為反射係數之絕對值R a之值係成為0 . 0 2左右以下， 在厚度t!成為5 0 0〜5 5 0埃（A )之範圍内，反射係數之相 位R p係大約大於一 4 5度，在超過5 5 0埃（A )之範圍内， 反射係數之相位R p係大約小於一 4 5度。因此，推測用以 對於光阻1 3適當地進行圖案化之反射係數之絕對值R a以 10 312/發明說明書(補件)/92-07/92113700 1271786 外之要因係成為反射係數之相位RP。 也就是說，反射係數之相位R p越接近0度（也就是該相 位R p之絕對值越小），則在光阻1 3和氧化矽膜1 1間之界 面，使得曝光用光之反射光和入射光，更加相互地互相強 化。因此，認為即使是在藉由光罩所覆蓋而應該無法進行 曝光之位置上，也進行光阻13之曝光而產生蝕刻不足 (undercut)。另一方面，認為反射係數之相位R P越是離開 0度（也就是該相位R p之絕對值越大），則在光阻1 3和氧 化矽膜1 1間之界面，使得曝光用光之反射光和入射光，更 加相互地互相衰弱，因此，不產生餘刻不足（u n d e r c u t)。 為了確認這些看法，因此，藉由模擬而求出光阻1 3中之光 量。 圖5、圖6、圖7、圖8、圖9和圖10係皆顯示厚度500nm 之光阻1 3中之光量分布之圖形，分別顯示氧化矽膜1 1之 厚度 成為 400、450、500、550、600、650 埃（A)之狀 態。分別使得縱軸採用由光阻1 3之反射防止膜1 2開始之 距離H ( n m )，橫軸採用由在對於光阻1 3進行曝光時之所使 用之線狀罩幕之中央位置開始之距離B ( n m)。在此，線狀 罩幕之幅寬係160nm，配置在B = — 80〜80(nm)位置。此 外，進行模擬而使得在曝光時之所採用之透鏡開口數成為 0 . 6 0並且使用1 / 2輪帶型式（但是σ = 0 . 7 0 )來作為照射 光源之縫隙及使用二元罩幕來作為光罩之狀態。任何一個 圖係也描繪顯示光量相等之位置之線（以下、稱為「等光 線」），中央部份（Β = 0 )越暗，則越朝向周圍就變得越加明 11 312/發明說明書(補件)/92-07/92113 700 1271786 〜8 Ο 0埃（A )範圍之狀態下，顯示可以得到反射係數之相 位R p之範圍。黑色圓係表示在氧化矽膜1 1之厚度t!得到 3 0 0埃（A )或8 0 0埃（A )之狀態下之模擬值。 正如圖1 1所示，如果反射防止膜1 2之厚度12在7 0 0埃 (A )以下而不同於氧化矽膜1 1之厚度t!的話，則反射係 數之相位R p也大幅度地不同。因此，在反射防止膜1 2之 厚度12成為7 0 0埃.（A )以下之狀態下，為了使得反射係數 之相位RP之絕對值變大，因此，最好是正如在發明之基本 思想所說明的，控制氧化矽膜1 1之厚度t】。 另一方面，隨著反射防止膜12之厚度t2由700埃（A) 增大至8 0 0埃（A )，而使得反射係數之相位R p對於氧化矽 膜1 1之厚度t!之依附性係急速地變小。具體地說，在反 射防止膜1 2之厚度12成為8 0 0埃（A )以上，反射係數之 相位R p係不依附氧化矽膜1 1之厚度t!而成為大約6 0度 以上。因此，在反射防止膜1 2之厚度12成為8 0 0埃（A ) 以上之狀態下，為了使得反射係數之相位R P之絕對值變 大，因此，必須控制氧化矽膜1 1之厚度t ^。換句話說， 例如在無法控制氧化硬膜1 1之厚度11之多層膜構造，可 以藉由使得反射防止膜1 2之厚度12成為大約8 0 0埃（A ) 以上，而防止圖案化之光阻1 3之倒壞。 (實施形態2 ) 在本實施形態，就在本發明之半導體裝置之製造方法所 採用之反射防止膜1 2之複折射率Π2之設定方法而進行說 明。圖1 2至圖31係皆顯示將氧化矽膜1 1之厚度t i變化 14 312/發明說明書(補件)/92-07/92113700 1271786 至3 Ο 0〜8 Ο 0埃（A )為止之狀態下之界面反射係數之實部 Rx和虛部Ry之軌跡之圖形。任何一個圖係也將氧化矽膜 11之厚度ti設定在300〜800埃（A)之範圍内，隨著厚度 t 1之增大而使得值（R X，R y )沿著順時針方向而進行移動。 在各個圖中，合併記述在模擬所採用之複折射率η 2之 值。以下，就表現複折射率η 2而作為a _ /3 i ( α 、$係實 數），來進行說明。 一般而言，可以藉由使用有機材料來作為反射防止膜1 2 而控制其複折射率。具體地說，複折射率之實部和虛部係 分別依附在該有機材料所使用之聚合物和色素。 分別使得圖1 2至圖1 8顯示反射防止膜1 2之厚度12成 為3 0 0埃（A )之狀態，圖1 9至圖2 4顯示反射防止膜1 2 之厚度12成為5 0 0埃（A )之狀態，圖2 5至圖3 1顯示反射 防止膜1 2之厚度12成為8 0 0埃，（A )之狀態。如果鑑於前 述步驟（i i )之設定的話，則最好是實部R X和虛部R y之軌 跡成為正實數軸之角度大者。 (1) 反射防止膜12之厚度t2成為500埃（A)之狀態 由圖1 2至圖14而理解：如果/9值得到0. 5的話，則即 使是α值變大，實部Rx和虛部Ry之執跡係也交差於正實 數軸。換句話說，反射係數之相位RP成為0度附近之反射 防止膜12之厚度t2係存在於300〜800埃（A)之範圍内。 另一方面，比較圖13、圖15和圖16而理解：/?值越大， 則實部R X和虛部R y之軌跡成為正實數軸之角度係也變得 越大。具體地說，認為：如果/3值成為0. 7以上的話，則 15 312/發明說明書(補件)/92-07/92113700 1271786 能夠避免光阻1 3之倒壞。此外，由圖1 6至圖1 8而理解： 如果石值成為0 . 9以上的話，則會有α值最好是變得越大 之傾向產生，但是，如果/3值成為0. 7以上的話，則認為 α值不會對於反射係數之相位R ρ造成大影響。 (2) 反射防止膜1 2之厚度12成為5 0 0埃（A )之狀態 由圖1 9至圖21而理解：如果/3值得到0. 5的話，則α 值在1 . 9以下，實部R X和虛部R y之軌跡係交差於正實數 車由 ° 另一方面，比較圖20、圖22和圖23而理解：石值越大， 則實部Rx和虛部Ry之軌跡成為正實數軸之角度係也變得 越大。具體地說，認為：如果0值成為0. 7以上的話，則 能夠避免光阻1 3之倒壞。此外，由圖2 3和圖2 4而理解： 如果万值成為0 . 9以上的話，則會有α值最好是變得越大 之傾向產生，但是，如果点值成為0 . 7以上的話，則認為 α值不會對於反射係數之相位RP造成大影響。 (3 ) 反射防止膜1 2之厚度t2成為8 0 0埃（A )之狀態 由圖2 5及圖2 6而理解：如果/3值得到0 . 3的話，則即 使是α值變大，實部Rx和虛部Ry之軌跡係也交差於正實 數軸。 另一方面，由圖2 7至圖2 9而理解：如果值得到0. 4 的話，則α值在1 . 5〜1 . 9之範圍内，實部R X和虛部R y之 軌跡係也不交差於正實數軸。此外，由圖2 8、圖3 0和圖 3 1而理解：冷值越大，則實部R X和虛部R y之軌跡成為正 實數軸之角度係也變得越大。具體地說，認為：如果值 16
312/發明說明書(補件)/92-07/92 Π 3700 1271786 成為Ο . 4以上的話，則能夠避免光阻1 3之倒壞。 由以上之（1 )、（ 2 )和（3 )之狀態而判定··最好是分別在反 射防止膜12之厚度t2成為500埃（A)以下而設定/5值成 為0.7以上，在反射防止膜12之厚度t2成為800埃（A) 左右而設定/3值成為0 . 4以上。換句話說，最好是設定反 射防止膜12之厚度t2越薄而万值變得越大。 (實施形態3 ) 圖3 2係顯示在本實施形態所使用之多層膜構造2 1及設 置在多層膜構造21上之正型光阻13之剖面圖。多層膜構 造2 1係具備按照該順序而層積多晶矽1 0和反射防止膜1 2 之構造，在反射防止膜1 2上，設置光阻1 3。在該狀態下， 也正如已經敘述的，可以控制反射防止膜1 2之膜厚12和 複折射率η 2而防止圖案化之光阻1 3之倒壞。但是，多層 膜構造21係不同於多層膜構造20而不存在氧化矽膜11， 因此，在界面反射係數之計算，處理氧化矽膜1 1之厚度 t!成為0。此外，在此，假設採用有機材料而作為反射防 止膜1 2之狀態，使用複折射率η 2 = 1 . 7 1 — 0 . 4 1 i而進行模 擬。 圖3 3係顯示將反射防止膜1 2之厚度12變化至2 0 0〜5 0 0 埃（A )為止之狀態下之界面反射係數之實部Rx和虛部Ry 之軌跡之圖形。分別使得黑色圓對應於12 = 2 0 0埃（A )， 白色圓對應於t2=500埃（A)，隨著厚度t2之增大，來使 得值（Rx，Ry )沿著順時針方向而進行移動。 圖3 4及圖3 5係分別顯示界面反射係數之絕對值R a和相 17
312/發明說明書(補件)/92-07/92113700 . 1271786 位R P對於厚度t 2之依附性之圖形。首先，有鑑於前述步 驟（i )，設定反射防止膜1 2之厚度12在大約2 7 0〜3 8 0埃 (A )之範圍内，而使得反射係數之絕對值Ra成為0 · 0 2以 下。如果藉由習知技術的話，則設定使得反射係數之絕對 值Ra成為最小之厚度Ϊ2=320埃（A)。 正如圖35所示，在反射防止膜12之厚度t2成為大約 2 7 0〜3 8 0埃（A )之範圍内，反射係數之相位R p之絕對值 係更加大於4 5度左右，隨著厚度12之增大，而使得反射 係數之相位Rp之絕對值也跟著變大。因此，如果鑒於前述 步驟（i i )的話，則反射防止膜1 2之厚度12係可以採用在 步驟（i )所得到之範圍（大約2 7 0〜3 8 0埃（A ))。 但是，不同於氧化矽膜之圖案化，多晶矽1 0之圖案化 係最好是反射防止膜1 2之厚度12比較薄的。這個係即使 是多晶矽以外，也相同於採用矽化物或金屬來作為反射防 止膜1 2之底材之狀態。因此，反射防止膜1 2之厚度12 係更加薄於使得反射係數之絕對值R a成為最小之厚度t 2 =3 2 0埃（A )，例如設定在大約3 0 0埃（A )左右，以便在 大約2 7 0埃（A )左右，來使得所要求之反射係數之相位R p 之絕對值變得更大。 此外，在採用有機材料來作為反射防止膜1 2之狀態， 在其底材成為凹凸之狀況下，會有覆蓋凸部之反射防止膜 1 2之厚度也更加薄於覆蓋平坦部之厚度之傾向產生。正如 在圖3 5所顯示的，隨著厚度12之減少，而使得反射係數 之相位RP之絕對值也跟著減少。因此，覆蓋凸部之反射防 18
312/發明說明書(補件)/92-07/92113700 1271786 止膜1 2和光阻1 3間之界面之反射係數之相位R p之絕對 值，係更加低於覆蓋平坦部之反射防止膜1 2和光阻1 3間 之界面之反射係數之相位R p之絕對值，因此，認為圖案化 之光阻1 3係容易倒壞。因此，最好是在採用有機材料來作 為反射防止膜1 2之狀態，假設在其底材具有凹凸，設定厚 度1： 2而更加厚於根據前述模擬所設定之值。 (參考例） 在此，顯示在多層膜構造2 1採用無機材料、例如電漿矽 氮化氧化膜來作為反射防止膜1 2之狀態。在該狀態下，反 射防止膜1 2之複折射率係η 2 = 1 . 9 — 0 . 5 i，對於底材位差 之被覆性也變得良好。 圖3 6係顯示將反射防止膜1 2之厚度12變化至1 0 0〜4 0 0 埃（Λ )為止之狀態下之界面反射係數之實部Rx和虛部Ry 之軌跡之圖形。分別使得黑色圓對應於12 = 1 0 0埃（A )， 白色圓對應於t2=400埃（A)，隨著厚度t2之增大，來使 得值（R X，R y )沿著順時針方向而進行移動。 圖3 7及圖3 8係分別顯示界面反射係數之絕對值R a和相 位R p對於厚度12之依附性之圖形。在本參考例之狀態下， 使得反射係數之絕對值Ra成為最小之反射防止膜1 2之厚 度12，係成為幾乎2 4 0埃（A )。在該厚度12，反射係數之 相位R p之絕對值係接近9 0度。因此，認為在該狀態下， 也相同v於習知，即使是設定反射防止膜1 2之厚度12，也 不會使得圖案化之光阻1 3倒壞。 (實施形態4 ) 19
312/發明說明書(補件)/92-07/92113700 1271786 圖8係顯示光阻中之光量分布之圖形。 圖9係顯示光阻中之光量分布之圖形。 圖1 0係顯示光阻中之光量分布之圖形。 圖1 1係顯示本發明之實施形態1之界面反射係數之相 位之圖形。 圖1 2係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖1 3係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖1 4係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖1 5係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖1 6係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖1 7係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖1 8係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖1 9係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖2 0係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖2 1係顯示本發明之實施形態2之界面反射係數之軌 312/發明說明書(補件)/92-07/92113700 1271786 跡之圖形。 圖2 2係顯示本發明之實施形態2之界面反射係數之轨 跡之圖形。 圖2 3係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖2 4係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖2 5係顯示本發明之實施形態2之界面反射係數之轨 跡之圖形。 圖2 6係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖2 7係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖2 8係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖2 9係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖3 0係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖3 1係顯示本發明之實施形態2之界面反射係數之軌 跡之圖形。 圖3 2係顯示在本發明之實施形態3所使用之多層膜構 造之剖面圖。 圖3 3係顯示本發明之實施形態3之界面反射係數之軌 22 312/發明說明書(補件)/92-07/92113700 1271786 跡之圖形。 圖3 4係顯示本發明之實施形態3之界面反射係數之絕 對值之圖形。 圖3 5係顯示本發明之實施形態3之界面反射係數之相 位之圖形。 ’ 圖3 6係顯示參考例之界面反射係數之軌跡之圖形。 圖3 7係顯示參考例之界面反射係數之絕對值之圖形。 圖3 8係顯示參考例之界面反射係數之相位之圖形。 (元件符號說明） B 距離 Η 距離 ηι 複折射率 η 2 複折射率 ns 複折射率 nt 複折射率
Ra 絕對值 RP 相位
Rx 實部 R y 虛部 t 1 厚度 t2 厚度 λ 曝光用光之波長 10 多晶矽 11 氧化矽膜 23 312/發明說明書(補件)/92-07/92113700 1271786 12 反射防止膜 13 光阻 2 0 多層膜構造 2 1 多層膜構造 312/發明說明書(補件)/92-07/92113700

Claims (1)

  1. !271786 登j月專利說明書
    (本說明書格式、順序及粗體字 XIPC分類：
    ※申請案號：92113700 ※申請日期：92. 05.21 壹、發明名稱：（中文/英文) (中文）半導體裝置之製造方法 (^rX)Method of Manufacturing Semiconductor Device Λ、申請人：（共i人） 姓名或名稱：（中文/英文） (中文)二菱電機股份有限公司 (英文MITSUBISHI DENKI KABUSHIKI KAISHA (三菱電機株式会社） 代表人：（中文/英文） 野間口有 / Tamotsu NOMAKUCHI 住居所或營業所地址：（中文/英文） (中文）日本國東京都千代田區丸0内二丁目2番3號 (英文）2-3，Marunouchi 2-chome，Chiyoda-ku，TOKYO JAPAN 國籍：（中文）日本（英文)Japan 參、發明人：（共2人） 姓名：（中文/英文） 1) ·辻田好一郎 / Kouichirou TSUJITA 2) .中江彰宏 / Akihiro NAKAE 住居所地址：（中文/英文） (中文）1·日本國東京都千代田區丸©内二丁目2番3號三菱電機株式会社内 2·同1 (英文）l.c/o MITSUBISHI DENKI KABUSHIKI KAISHA，2-3，Marunouchi 2-chome, Chiyoda-ku, TOKYO JAPAN 2. ditto 1 國籍：（中文）日本（英文)JaPanese 1 312/發明說明書(補件)/92-07/92113700 1271786 肆、聲明事項： G本案係符合專利法第二十條第一項□第一款但書或□第二款但書規定之期 間，其日期為：年月曰。 ◎本案申請前已向下列國家(地區）申請專利0主張國際優先權： 【格式請依：受理國家（地區）；申請日；申請案號數順序註記】 1.日本；2002/10/31 ; 2002-317583 主張國内優先權（專利法第二十五條之一）： 【格式請依：申請日；申請案號數順序註記】 [□主張專利法第二十六條微生物： □國内微生物【格式請依：寄存機構；日期；號碼順序註記】 □國外微生物【格式請依··寄存國名；機構；日期；號碼順序註記】 □熟習該項技術者易於獲得，不須寄存。 312/發明說明書(補件)/92-07/92113700
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006242974A (ja) * 2005-02-28 2006-09-14 Sony Corp 反射防止膜及び露光方法
JP4735172B2 (ja) * 2005-10-06 2011-07-27 オムロン株式会社 生産管理装置、生産管理方法、生産管理プログラム、生産管理プログラムを記録した記録媒体、および生産システム
KR100811431B1 (ko) * 2005-12-28 2008-03-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7807336B2 (en) * 2005-12-28 2010-10-05 Hynix Semiconductor Inc. Method for manufacturing semiconductor device
CN103617309B (zh) * 2013-10-31 2016-07-06 中国科学院上海光学精密机械研究所 极紫外光刻无缺陷掩模衍射谱快速严格仿真方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2791525B2 (ja) 1992-04-16 1998-08-27 三菱電機株式会社 反射防止膜の選定方法およびその方法により選定された反射防止膜
JPH0737799A (ja) 1993-07-19 1995-02-07 Nippondenso Co Ltd 半導体装置の微細パターン形成方法
JPH10270329A (ja) 1997-03-27 1998-10-09 Hitachi Ltd 反射防止膜条件決定方法及びそれを用いたレジストパターン形成方法
US5926740A (en) * 1997-10-27 1999-07-20 Micron Technology, Inc. Graded anti-reflective coating for IC lithography
US6218292B1 (en) * 1997-12-18 2001-04-17 Advanced Micro Devices, Inc. Dual layer bottom anti-reflective coating
US6316372B1 (en) * 1998-04-07 2001-11-13 Micron Technology, Inc. Methods of forming a layer of silicon nitride in a semiconductor fabrication process
US6684007B2 (en) * 1998-10-09 2004-01-27 Fujitsu Limited Optical coupling structures and the fabrication processes
US6785447B2 (en) * 1998-10-09 2004-08-31 Fujitsu Limited Single and multilayer waveguides and fabrication process
US6690845B1 (en) * 1998-10-09 2004-02-10 Fujitsu Limited Three-dimensional opto-electronic modules with electrical and optical interconnections and methods for making
US6706546B2 (en) * 1998-10-09 2004-03-16 Fujitsu Limited Optical reflective structures and method for making
TW396401B (en) 1998-10-12 2000-07-01 United Microelectronics Corp Method for forming anti-reflective coating
JP2002214793A (ja) 2001-01-22 2002-07-31 Mitsubishi Electric Corp 反射防止膜及び半導体装置の製造方法
US6670425B2 (en) * 2001-06-05 2003-12-30 Brewer Science, Inc. Anti-reflective coating of polymer with epoxide rings reacted with light attenuating compound and unreacted epoxide rings

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