CN1466199A - 芯片座具开孔的半导体封装件及其制造方法 - Google Patents

Abstract

一种芯片座具开孔的半导体封装件及其制造方法，在一由芯片座与多条管脚构成的导线架上，黏设一芯片至该开设有至少一开孔的芯片座上，使该芯片的底面遮住并外露出该芯片座的开孔；再于该芯片外露出芯片座开孔的底面上涂布一涂层，令该涂层完全充填于该芯片与芯片座位在该芯片座开孔周侧间的空隙中，在完成电性导接该芯片与管脚的焊线作业及形成用以包覆该芯片与芯片座的封装胶体的模压作业后，由于该芯片与芯片座间无空隙存在，不会造成封装胶体固化成型时于芯片与芯片座间产生气洞(Void)的问题，使完成封装的制成品无芯片碎裂(Die Crack)或产生气爆(Popcorn)之虞。

Description

芯片座具开孔的半导体封装件及其制造方法

技术领域

本发明是关于一种半导体封装件，特别是关于一种以导线架的芯片座为芯片承载件且该芯片座形成有开孔的半导体封装件。

背景技术

以导线架(Lead Frame)为芯片承载件的半导体封装件常见的问题在于导线架的芯片座(Die Pad)的面积大，而用以包覆粘设于该芯片座上的芯片的封装胶体间的粘接性较差，使该芯片座与封装胶体间在可靠性测试或实际工作中，因温度变化产生分层(Delamination)，致使这种半导体封装件的可靠性及品质受到影响。且这种半导体封装件的芯片座与芯片间的粘接面积较大，使芯片在制造过程中的温度循环下会受到较大的芯片座而来的热应力效应，极易导致芯片与芯片座间产生分层或芯片碎裂的情况发生。

为解决上述问题，美国专利第5,233,222号案提出一种芯片座具开孔的半导体封装件，如附图3A所示。该种半导体封装件3的芯片座30形成有一开孔300，以在一芯片31借助银胶(Silver Paste)32粘接至该芯片座30上后，该芯片31得遮覆住该开孔300且芯片31的底面310得部分外露出该开孔300，使该芯片31与芯片座30间的粘接面积显著减少，故可有效降低芯片座30对芯片31产生的热应力效应，从而避免两者间的分层及芯片碎裂的状况发生，同时，借该开孔300的形成，可进一步提升用以包覆该芯片31的封装胶体33及芯片座30间的粘接性。同理，美国专利第5,327,008号案亦提出一种芯片座大致呈X型的半导体封装件，其目的在于减少芯片与芯片座间的粘接面积，由于其所能达成的功效类同于前者，故不予图标。

上述两个美国专利虽具有若干优点，在涂布用以粘接芯片至芯片座上的银胶时，须严格地控制银胶的涂布量。因此当银胶过量涂布时，如附图3B所示，会发生过量的银胶32由芯片座30的开孔300边缘往下溢流的状况；一旦银胶32往下溢流，除会污染至设备及产品本身外，更因银胶32的热膨胀系数(Coefficient of Thermal Expansion：CTE)高达约80ppm，使封装胶体33与银胶32间的界面往往会因较大的热膨胀系数差异(CTE Dismatch)而产生分层；但当银胶的涂布不足时，如附图3C所示，则易于芯片31与芯片座30间开孔300附近的边缘处留下间隙301，在形成封装胶体33的模压作业时，封装树脂无法完全充填至间隙301间，至使气洞(Voids)产生；气洞产生后，在后续制造过程中，会使芯片31在气洞形成处发生裂损(Crack)。因而，无论是分层或气洞形成，均会影响至制成品的可靠性与优良率，然而，若严格地控制银胶的涂布量，则会造成制造成本的增加并提高制造过程的复杂性，而且往往无法完全避免银胶涂布量的不足或过量问题的发生。

有鉴于此，美国专利第4,942,452号案及第5,150,193号案先后提出一种于芯片座上形成沟槽的半导体封装件，以有效解决前述问题。如附图4所示，该半导体封装件4的芯片座40于近开孔400处开设有沟槽401，当银胶42涂布于芯片座40上后，该沟槽401可避免因银胶过量而导致溢胶问题的出现，这样虽可有效阻止银胶42溢流至开孔400中，但当银胶42的涂布量不足时，气洞仍会形成于芯片41与芯片座40间未涂布有银胶42的间隙402中，而无法解决气洞形成的困扰。

发明概述

本发明的目的即在提供一种有效避免气洞形成与银胶发生溢流的问题的半导体封装件。本发明的另一目的则在于提供一种有效避免气洞形成与银胶发生溢流问题的半导体封装件的制造方法。

为达成上述及其它目的，本发明的半导体封装件是包括一具有一芯片座及多条管脚的导线架，该芯片座并开设有至少一开孔；一黏设至该芯片座上的芯片，该芯片与芯片座粘接后，使该芯片封盖住该开孔的一端，并于两者间形成一与该开孔相接连的间隙；敷设一涂布层于该芯片外露出开孔中的表面上，以将该芯片外露出开孔中的表面覆盖并完全充填于该芯片与芯片座间的间隙；多条用以电性导接该芯片与管脚的焊线；以及一用以包覆该芯片、芯片座、焊线、涂布层及管脚部份的封装胶体。

本发明的半导体封装件的制法则包括下列步骤：准备一由一芯片座及多条导线构成的导线架，使该芯片座形成有至少一开孔；借一胶黏剂将一芯片粘接至该芯片座上，以将该开孔的一端封盖住，并在该芯片与芯片座间近该开孔处形成一与该开孔通连的间隙，经由该开孔将一涂布层涂布于该芯片外露于该开孔中的表面上，将该芯片的表面覆盖并完全充填于该芯片与芯片座间的间隙中；电性导接该芯片与管脚；以及形成一封装胶体，以气密地包覆该芯片、芯片座及该涂布层。

该芯片座的开孔大小与形状无特定限制，只要能使芯片与芯片座间的粘接面积减少并提供该芯片充分的支撑即可。

至于该芯片与芯片座间的间隙的形成，则只要控制涂布于芯片座上用以粘接芯片至芯片座上的胶黏剂的用量，使该胶黏剂于芯片粘接至芯片座上后，于芯片座的表面近开孔的部位上不致有胶黏剂粘覆。

该涂布层则可使用流动性较佳的树脂化合物，如聚亚醯胺树脂等，以使该涂布层得以完全充填至该芯片与芯片座间的间隙内，而将其内部的空气完全排出，以确保模压作业完成时，在开孔中的封装胶体无气洞存在。

附图说明

以下以较佳实施例配合附图进一步详述本发明的特点及功效：

附图1是本发明的半导体封装件的剖视图；

附图2A至附图2G是本发明的半导体封装件的制造流程图；

附图3A图是一现有半导体封装件的剖视图；而附图3B是用以表示附图3A的半导体封装件中粘接芯片与芯片座的银胶溢胶至芯片座开孔内的示意图；附图3C用以表示附图3A的半导体封装件中粘接芯片与芯片座间存有间隙的示意图；以及

附图4是另一现有半导体封装件的剖视图。

符号说明

1半导体封装件    10导线架

100芯片座        100a开孔      100b顶面

100c底面         110底面

101管脚          11芯片

12焊线           13封装胶体    14胶黏剂

15间隙           16涂布层

3半导体封装件    30芯片座

300开孔          301间隙

31芯片           310底面

32银胶           33封装胶体

4半导体封装件    40芯片座

400开孔          401沟槽        42银胶

具体实施方式

如附图1所示，本发明的半导体封装件1是由一导线架10，一粘接至该导线架10上的芯片11，多条用以导电连接该芯片11与导线架10的焊线12，以及一用以包覆该芯片11、焊线12及部份导线架10的封装胶体13所构成。

该导线架10是具有一芯片座100及多条设于该芯片座100外侧的管脚101。该芯片座100并形成有一开孔100a，使该开孔100a分别贯穿该芯片座100的顶面100b及底面100c；同时，该芯片座100可形成多个开孔，且形状无特定限制，只要能使该芯片11利用现有的如银胶等的胶黏剂14粘接至该芯片座100的顶面100b上，之后，该芯片11得完全封盖住开孔100a位于芯片座100的顶面100b上的孔端，而使芯片11的底面110对应至该开孔100a的部位外露于该开孔100a中即可。

该胶黏剂14涂布后控制在该芯片11粘接至芯片座100上时，芯片座100的顶面100b近开孔100a的部位上不致粘附有胶黏剂14，使该芯片11与芯片座100粘接后，于两者间近开孔100a的部位上形成一间隙15，以该间隙15的形成，可有效避免胶黏剂14于黏晶过程(DieBonding)中自该开孔100a的边缘向下溢流而污染设备与半成品的问题发生；且因胶黏剂14不致溢胶于开孔100a的孔壁，因此，封装件在此部位不会出现在分层的状况。

在该芯片11外露出开孔100a的底面110上也是涂布一涂布层16，可由聚亚醯胺树脂或其它类似材料构成。该涂布层16是用来完全充填该间隙15，以将间隙15内的空气排出，在封装胶体13成型后，不会有气洞形成于该间隙15中，故不会有气爆的问题发生。该涂布层16的厚薄并无特定限制，只要其具有足够的流动性以完全充填于该间隙15内即可。

该半导体封装件1的制造方法是如附图2A至附图2G所示。于附图2A中，先准备一由芯片座100与多条管脚101所构成的导线架10，该芯片座100并开设有一贯穿该芯片座100的顶面100b及底面100c的开孔100a。该导线架10与现有导线架相同，故在此不予进一步叙述。

如附图2B所示，于该芯片座100的顶面100b上以现有方式适量涂布一由银胶构成的胶黏剂14，该胶黏剂14涂布时，应将其控制在顶面100b近开孔100a边缘部位外的区域上；

如附图2C所示，将一芯片11置于该芯片座100的顶面100b上，使该芯片11借该胶黏剂14而粘接至芯片座100上，而令芯片11的底面110外露于开孔100a中并封盖住该开孔100a位于芯片座100的顶面100b的孔端；由于该芯片座100的顶面100b近开孔100a边缘的部位上无胶黏剂14的涂布，故芯片11与芯片座100粘接后，两者间位于近开孔100a边缘的部位上即形成一间隙15，以避免胶黏剂14于此一黏晶(上片)制造过程中溢流至开孔100a中，使本发明的黏晶(上片)制造过程完成后无设备或半成品遭受胶黏剂14污染之虞。

如附图2D所示，黏晶(上片)制造过程结束后，即以点胶或其它适用的现有方式经由该开孔100a将流动性佳的聚亚醯胺树脂注入并涂布至外露于该开孔100a中的芯片11的底面110上，以由该聚亚醯胺树脂形成一用以完全充填该间隙15而覆盖于芯片11底面110上的涂布层16，该涂布层16的形成，间隙15内的空气得完全排出，而无气洞的形成。

如附图2E所示，涂布层16形成后，为使其稳定并固化，对该涂布层16进行烘烤固化(Curing)处理。此种烘烤固化处理为现有技术，故在此不另赘述。

如附图2F所示，对粘接有芯片11的导线架10进行焊线作业(WireBonging)，以金线12电性连接该芯片11至各对应的管脚101上。由于此一焊线作业的实施亦为现有技术，故在此不予赘述。

最后，如附图2G所示，将完成焊线作业的半成品置入模具17中，以由封装树脂包覆该芯片11、芯片座100及金线12而形成一封装胶体13。该封装胶体13形成后，各该管脚101部分为其包覆而另一部分外露出该封装胶体13，以供该管脚101的外露部分与如印刷电路板的外部装置(未图标)连接，而使芯片11可其与外部装置形成电性导接关系。该模压作业(Molding)的进行亦为现有技术，故在此不予赘述。

该封装胶体13成型后，予以烘烤固化而形成附图1所示的本发明的半导体封装件1。其后的去渣(Trimming)、盖印(Marking)及弯脚成型(Forming)等步骤均与现有技术无异，故不另为文赘述的。

综所上述，由于涂布层16的使用，使芯片11与芯片座100间的间隙中的空气会完全排出，而使完成封装成品的封装胶体13内不会形成气洞，故本发明的半导体封装件，无气爆产生之虞；且由于用以粘接芯片11与芯片座100的胶黏剂14无溢胶于芯片座100的开孔100a中的问题发生，故亦无胶黏剂14因溢胶而与封装胶体13间产生分层的状况。从而，本发明的半导体封装件1具有增进优良率与可靠性。

以上所述，仅为本发明的具体实施例而已，其它任何未脱离本发明的精神与技术下所作的等效改变或修饰，均应包含在权利要求书内。

Claims (11)

1.一种芯片座具开孔的半导体封装件，其特征在于，该半导体封装件是包括：

一导线架，其具一芯片座与多条管脚，其中，该芯片座开设有至少一开孔；

一芯片，其是借一胶黏剂粘接至该芯片座上，以将该开孔的一孔端封盖住并使该芯片的部分表面外露出该开孔，且该芯片座与芯片间近该开孔部位上是形成一与该开孔连通的间隙；

一涂布层，其是形成于该芯片外露于该开孔的表面上，以完全充填于该间隙中，使该间隙中的空气完全排除；

多条导电组件，用以导电连接该芯片与管脚；以及

一封装胶体，用以包覆该芯片、芯片座、导电组件及管脚的一部分。

2.如权利要求1所述的半导体封装件，其特征在于，该涂布层是由流动性佳的树脂材料制成。

3.如权利要求2所述的半导体封装件，其特征在于，该树脂材料是聚亚醯胺树脂。

4.如权利要求1所述的半导体封装件，其特征在于，该导电组件是焊线。

5.如权利要求4所述的半导体封装件，其特征在于，该焊线是金线。

6.一种芯片座具开孔的半导体封装件的制造方法，其特征在于，该制造方法包括下列步骤：

准备一由芯片座与多条管脚构成的导线架，该芯片座是形成有至少一开孔；

以一胶黏剂粘接一芯片至该芯片座上，使该芯片的表面部分外露出该开孔中而将该开孔的一孔端封盖住，同时，该芯片与芯片座间近开孔的部位上则形成有一与该开孔通连的间隙；

涂布一涂布层于该芯片外露出开孔的表面上，以将该间隙完全充填而将其内的空气排出；

焊接多条导电组件于该芯片与管脚间，以使该芯片与管脚电性连接；以及

形成一封装胶体以包覆该芯片、芯片座、导电组件、涂布层及管脚的部份。

7.如权利要求6所述的制造方法，其特征在于，该涂布层是由流动性佳的树脂材料制成。

8.如权利要求7所述的制造方法，其特征在于，该涂布层是聚亚醯胺树脂。

9.如权利要求6所述的制造方法，其特征在于，该导电组件是焊线。

10.如权利要求9所述的制造方法，其特征在于，该导电组件是金线。

11.如权利要求6所述的制造方法，其特征在于，它还包括一烘烤固化的处理过程，以将涂布层于涂布完成后予以固化。

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