CN1423818A - 使用单一端口随机存取存储器的同时寻址 - Google Patents

使用单一端口随机存取存储器的同时寻址 Download PDF

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Abstract

一种读/写电子存储器组(10)包括多个存储器单元(22－28)和(12－18),这些存储器单元接收具有重复的时钟周期的一个共同的时钟信号并拥有一个输入端(20,21)和一个共同的输出端口(30,31)。这些单元发挥作用,使得在每个时钟周期中,输入字从输入端口(20,21)被写到存储器组(10),输出字从存储器组(10)被读到输出端(30,31)。每个存储器单元(22－28)和(12－18)包括一个单一端口的随机存取存储器(RAM)器件(22－28)和一个先进先出(FIFO)缓冲器(12－18),使得当输出字将在给定的时钟周期中从要写入输入字的相同存储器单元(22－28)和(12－18)被读取时,输入字和输出字中的一个在存储器组(10)和FIFO缓冲器(12－18)的各自的端口(20,21,30,31)之间被传递,而不是在存储器组(10)与RAM器件(22－28)的各自的端(20,21,30,31)之间被传递。

Description

使用单一端口随机存取存储器的同时寻址
发明领域
本发明一般涉及存储器器件，尤其涉及单一端口的读/写存储器器件。
发明背景
利用双重端口的存储器器件可以满足同时对计算机存储器器件进行读、写的需求，但是，与单一端口的存储器器件相比，双重端口的存储器器件的费用相对昂贵。单一端口的存储器器件(例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM))可以在任何特定的时期(通常是单一时钟周期)内进行读取或写入，但不能同时进行读、写。在该技术领域中，众所周知有使用一个或多个单一端口的存储器器件来模拟双重端口的器件的各种方法。
加利福尼亚州的San Jose的Cypress半导体公司发表了一篇题为《了解特制存储器：双重端口的RAM》的技术文章，说明如何通过使用在两个存取处理之间对单一端口的器件进行寻址的多路复用器来模拟双重端口的器件。在以下网址可找到这篇文章：
http：//www.cypress.com/design/techarticles/v2n2.html
该文被包括于此，用作参考。
Ho等人的第5,818,751号美国专利被包括于此，用作参考。该专利描述一种没有读/写冲突的单一端口的SRAM。本发明使用来自一个时钟的分开的读、写周期。
Drako等人的第5,371,877号美国专利被包括于此，用作参考。此专利描述一种电路，该电路用于提供双重端口的先进先出(FIFO)存储器堆栈的功能。该电路包括轮流对其写入数据的第一存储器组和第二存储器组单一端口的RAM，其中，当不对其写入数据时，从每存储器组单一端口的RAM读取数据。
Matsushima等人的第5,706,482号美国专利被包括于此，用作参考。此专利描述一种方法，通过该方法，可以从被用来存储图像的单一端口的存储器读取数据并同时对其写入数据。该方法使用仲裁部分通信的分开的读、写缓冲器，该仲裁部分又与单一端口的存储器进行通信。
Crary的第5,802,579号美国专利被包括于此，用作参考。此专利描述用于同时读、写单一端口的随机存取存储器中的数据的一种系统和方法。该系统将新的数据和一个对应的新的数据地址存储在缓冲器中，并将新的数据地址与当前的读取地址进行比较。如果读取地址和写入地址相同，则新的数据被存储在一个修改过的地址处。
发明概述
本发明一些方面的目的是：提供用于同时对存储器器件进行读、写的改进过的方法和装置。
在本发明的各个较佳实施例中，存储器组包括多个单一端口的随机存取存储器(RAM)器件。每个RAM与各自的先进先出(FIFO)缓冲器器件进行通信，所有器件由单个时钟驱动。在时钟的每个周期，根据从外部的读、写代理器接收到的地址要求，数据作为要读的字从存储器组存储器组被读取并作为要写的字被写到存储器组存储器组。这些代理器包括在该技术领域中已知的任何实质上合适的寻址装置，通常事先不知道地址，这些地址可以包括各种随意的选择。为了避免给定的时钟周期内的要读的字和要写的字从多个RAM中的同一个RAM被读取并被写入时发生冲突，将这些字中的一种字写到对应的FIFO缓冲器，然后在以后的一个时钟周期从FIFO缓冲器将其读取。使用这种类型的配置中的多个单一端口的存储器器件和FIFO是一种有效且价廉的方法，可以提供一种能同时读、写数据的存储器组存储器组。
在本发明的一些较佳实施例中，要读的字在每个时钟周期直接从合适的RAM被读取；当有必要避免冲突时，FIFO缓冲器接收要写的字。换言之，在时钟的每个周期，来自外部媒介物的、作为要写的字的数据或者被写入RAM，或者被写到FIFO。如果不正在从RAM进行读取，并且如果与特定的RAM通信的FIFO是空的，则数据被写到特定的RAM。否则，当正在从特定的RAM进行读取时，数据及其地址被写到与RAM通信的FIFO。在每个时钟周期期间，除非FIFO没有数据，否则，不正在进行读出的RAM从其各自的FIFO写入数据。这样，在每个时钟周期，数据从多个RAM中的一个RAM被读取，数据被写到多个RAM中的另一个RAM或被写到多个FIFO中的一个FIFO或被写到这两者。
因此，根据本发明的一个较佳实施例，提供了一种读/写电子存储器组存储器组，它包括多个存储器单元，这些存储器单元接收具有重复时钟周期的一个共同的时钟信号并拥有一个共同的输入端口和一个共同的输出端口，以便在每个时钟周期，输入字从输入端口被写到存储器组存储器组，输出字从存储器组存储器组被读到输出端口；每个存储器单元包括
一个单一端口的随机存取存储器(RAM)器件和
一个先进先出(FIFO)缓冲器，使得当输出字将在给定的时钟周期内从要写入输入字的相同存储器单元被读取时，输入字和输出字中的一种字在存储器组存储器组与FIFO缓冲器的各自的端口之间被传递，而不是在存储器与RAM器件的各自的端口之间被传递。
较佳的是，每个存储器单元的RAM被直接耦合到输出端口，每个存储器单元的FIFO被直接耦合到输入端口，以便当输出字将在给定的时钟周期内从要写入输入字的相同存储器单元被读取时，输入字被保存在各自的FIFO中，直到随后的一个时钟周期。
较佳的是，存储器组存储器组包括一个控制器，该控制器在每个时钟周期检查输出字是否将从要写入输入字的相同存储器单元被读取，并且允许输入字在不从该单元读取输出字的时钟周期从各自的FIFO被写到存储器单元的RAM。
较佳的是，为每个存储器单元唯一指派了存储器组中的存储器地址。
较佳的是，多个存储器单元包括四个存储器单元，其中，根据两个预选地址位在四个单元间分配存储器地址。
较佳的是，FIFO缓冲器的深度等同于最大数量的输出字，这些输出字可以从使用存储器组存储器组的系统中的多个存储器单元中的一个单元被连续读取。
较佳的是，存储器单元的数量，以及有关每个存储器单元的FIFO和RAM的规模响应于模拟使用存储器组的应用的要求而被加以选择。
根据本发明的一个较佳实施例，还提供了用于将数据存储在存储器组存储器组中并再调用被存储的数据的一种方法，包括：
提供多个存储器单元，每个存储器单元包括一个单一端口的随机存取存储器(RAM)器件和被耦合到RAM器件的一个先进先出(FIFO)缓冲器；
用产生一连串时钟周期的一个时钟驱动多个存储器单元。
在每个时钟周期，从多个存储器单元中的一个存储器单元读取一个要读的字；
在每个时钟周期，将一个要写的字写到多个存储器单元中的一个存储器单元，以便当相同的存储器单元在一个共同的时钟周期发生读、写时，要读的字和要写的字中的一种字被传过存储器单元的FIFO缓冲器，而不是直接送到或来自该单元的RAM器件。
较佳的是，从多个存储器单元中的一个存储器单元读取要读的字包括从被包含于单元之一中的RAM读取要读的字；将要写的字写到多个存储器单元中的一个存储器单元包括将要写的字写到被包括在单元之一中的FIFO。
较佳的是，当相同的存储器单元在一个共同的时钟周期发生读、写时，写入要写的字包括将要写的字保存在FIFO中，直到随后的一个时钟周期，该周期从一个不同的存储器单元进行读取。
较佳的是，此方法包括：检查输出字是否将从要写入输入字的相同存储器单元被读取；如果输出字将从另一个存储器单元被读取，则将要写的字直接从FIFO写到RAM。
较佳的是，提供多个存储器单元包括为每个单元唯一指派存储器组中的存储器地址。
或者或此外，提供多个存储器单元包括提供四个存储器单元，其中，根据两个预选地址位在四个单元间分配存储器地址。
较佳的是，提供多个存储器单元包括：响应于使用存储器组存储器组的系统中连续存取多个单元中的一个单元的次数，来确定FIFO缓冲器的深度。
或者或此外，提供多个存储器单元包括：调整对每个存储器单元FIFO和RAM的参数，以便优化存储器组存储器组的性能。
通过以下结合下列附图对本发明的各个较佳实施例的详细的描述，将对本发明有更加完全的了解。
附图简述
图1是根据本发明的一个较佳实施例的具有同时读、写寻址的一种存储器系统的示意方框图；
图2是流程图，表现了根据本发明一个较佳实施例的、由图1中的系统执行的步骤；
图3是示意定时图，表现了根据本发明的一个较佳实施例的、关于图1中的系统的各种状态和定时信号。
较佳实施例的详细描述
现在参考图1，该图是根据本发明的一个较佳实施例的、具有同时读、写寻址的一种存储器系统10的示意方框图。这里所描述的较佳实施例中，系统10被用作存储器组存储器组，用来交织和去交织构成通信系统中的一部分的解码器中的数据，但是，系统10同样可以被用于需要同时读、写寻址的任何其他的装置。
系统10包括多个(较佳的是四个)先进先出(FIFO)缓冲器器件12、14、16和18，这在该技术领域已知。FIFO器件最好是同步的。系统10还包括多个(对应于FIFO器件的数目)单一端口的随机存取存储器(RAM)器件22、24、26和28，每个单一端口随机存取存储器器件被耦合到一个各自的FIFO。RAM器件从其各自的FIFO接收输入数据和地址信息。下文更加详细地说明，每个RAM加上其关联的FIFO用作存储器单元。系统10还包括一个控制器32，下文同样更加详细地描述该控制器的功能。
较佳地实现RAM器件22、24、26和28，以便每个RAM单元的较低的两个地址位被分别预置为00、01、10和11。同样，预置每个各自的FIFO，以便只接收对应于四个较低的地址00、01、10或11中的一个地址的数据。换言之，RAM器件之间据根据地址中的两个最低有效位(LSB)分配系统10中要存储的数据，以便按顺序将被按序寻址的数据写到四个器件或从这四个器件按顺序对其进行读取。或者，数据可以根据对各种位的不同选择(例如，根据最高有效地址位)或其他的寻址标准(例如，地址函数)在RAM间分配。但是，注意，不要求特殊的数据排序，系统10响应从外部的寻址代理器接收的读、写地址，这些地址事先不知道，它们可以是任意的。
较佳的是，虽然可以使用任何其他标准规模的RAM，并且RAM不需要是相同的，但是，每个RAM都具有2K的地址。这样，在2Kx6位RAM的情况下，系统10包括具有8K连续地址的一个总RAM。较佳的是，虽然可以使用可由RAM存储的任何其他规模数据，但是，被存储在每个地址处的数据宽6位。RAM器件22、24、26和28包括被耦合到读取地址总线30的各自的地址端口22A、24A、26A和28A，以及被耦合到读取数据总线31的各自的数据端口22D、24D、26D和28D。总线30和31一起用作系统10的输出端口，它们的宽度对应于RAM的地址和数据，以便对于2Kx6 RAM而言，读取地址总线30宽13位，读取数据总线31宽6位。
每个FIFO存储数据，数据的地址被写到其各自的RAM器件。FIFO从写入数据总线21和写入地址总线20接收作为样品的数据和数据的地址，它们一起用作系统10的输入端口。如下文所述，根据其中使用系统10的应用的要求，FIFO需要保存的样品的最大数目(这里被称作“FIFO的深度”)较佳地通过模拟来确定；将会认识到，FIFO不需要是相同的。总线20和21的宽度分别等于总线30和31的宽度。下文将更加详细地描述，每个FIFO经由RAM的数据与地址端口将数据写到其各自的RAM中的合适的地址。
可以使用各种离散器件或订制或半订制的集成电路(最好都在一块芯片上)来实现多个FIFO器件和/或多个RAM器件和/或控制器32。
在驱动控制器32的时钟34的每个周期中，要求系统10经由总线30和31从多个RAM中的一个RAM内的一个地址读取数据。也要求系统10经由总线20和21在每个时钟周期中写入数据，该数据将被存储在多个RAM中的一个RAM内的一个地址处。为了使用单一端口的RAM 22、24、26和28来实现这一点，如果在一个给定的时钟周期不正在从RAM进行读取，则该RAM只在那个时钟周期从其相应的FIFO写入。由控制器32来检查是否正在从RAM进行读取。
图2是流程图，表现了根据本发明的一个较佳实施例的、由系统10执行的步骤。在每个时钟周期，控制器32读取写入地址总线20和读取地址总线30上的地址。控制器32比较这些地址，如果这些地址对应于多个RAM中的一个相同的RAM(即，如果这些地址具有相同的两个LSB)，以致执行读、写要求将意味着同时从相同的RAM进行读、写，则设置对应于该RAM的FIFO的读取请求标记。在这种情况下，被写到系统10的数据和数据的地址被存储在FIFO中。如果地址不对应于相同的RAM，则不设置FIFO的读取请求标记。然后，FIFO为其各自的RAM设置写入使能标记，FIFO将数据从FIFO写到在对应的地址处的RAM。如果FIFO中有数据，或如果FIFO所具有的数据是在给定的时钟周期内从总线20和21被写到其中的，则写入数据。这样，如果正在从RAM进行读取，则将被写到系统10的数据存储在FIFO中，供以后转移到各自的RAM；或者，如果不正在从RAM进行读取，则该数据被写到RAM。
图3是示意定时图，表现了根据本发明的一个较佳实施例的关于系统10的各种状态和定时信号。图3被分成多个列，每一列对应于一个时钟周期，其中，为方便起见，将每一列任意地编号为1~28。在系统10的操作期间，行44表现了写入地址的最低两个位的值，行46表现了读取地址的最低两个位的值。行48、50、52和54分别表现了被存储在FIFO 12、14、16和18中的样品的数目。行56、58、60和62分别表现了何时设置对RAM 22、24、26和28的写入使能。行64、66、68和70分别表现了何时设置对FIFO 12、14、16和18的读取请求标记。
在多个时钟周期40中，对应的读、写地址的最低两个位互不相同。因此，在周期40期间，设置了对应于写入地址的RAM的写入使能标记，数据被写入RAM。在其他周期42中，读、写地址的最低两个位是相同的。因此，在周期42期间，设置了关于合适的FIFO的读取请求，没有设置写入使能标记，从而数据被写入合适的FIFO。列4和5，以及列23、24和25表现了数据连续无法写入RAM的一些RAM的例子，以致在每种情况下，各自的FIFO最初增加被存储于其中的样品的数目。当不正在从特定的RAM进行读取时，通过在每个时钟周期将一个样品写入RAM来减少其各自的FIFO中的样品的数目。例如，列6和7展示了当写到RAM1时FIFO1的减少，列19和20展示了当写到RAM2时FIFO2的减少。
在本发明的一些较佳实施例中，系统10被用作交织器控制器内的存储器组存储器组，它管理交叉存取和/或不交叉存取在通信系统(例如，蜂窝网电话系统)中所传分组数据的交织和/或去交织。交织器控制器还生成伪随机读、写地址等，以便实现控制处理。为了求得每个FIFO的深度，所进行的模拟包括所有可能的数据分组规模，以及数据分组传送中所涉及的其他变量的所有可能的值。例如，如果该模拟表示FIFO内的样品数目在任何时候都不超过10个，那么，系统10中的每个FIFO所需的深度只需要为10。为了在其他应用中使用上述同时寻址系统，精通该技术领域的人将能够设计对应的模拟，以便求得该系统中所涉及的FIFO的必要的深度。
将显而易见的是，不管使用同时寻址系统的应用如何，如果该系统内的RAM的数目增加(并且，FIFO的数目也对应地增加)到(例如)8个，则可以减小每个FIFO的深度。同样，在另一实施例中，只使用了两个RAM和两个FIFO。这样，根据应用，诸如RAM和FIFO的数目、单独的FIFO的深度和单独的RAM的规模等参数可以变更，以制定RAM的数目和规模以及FIFO的深度的最佳值。较佳的是，参数可以在模拟中变化，以便优化系统的性能。
虽然在上述的较佳实施例中，数据直接从多个RAM被读取并经由多个FIFO被写到RAM，但要认识到，包括多个存储器单元并且每个单元具有如上所述的一个RAM和一个相同FIFO的所有同时寻址系统，被认为在本发明的范围内。
因此，要认识到，上述的较佳实施例作为例子引述，本发明的全部范围只受到权利要求的限制。

Claims (15)

1.一种读/写电子存储器组，包括多个存储器单元，这些存储器单元接收具有重复的时钟周期的一个共同的时钟信号并拥有一个共同的输入端口和一个共同的输出端口，以便在每个时钟周期，输入字从输入端口被写到存储器组，输出字从存储器组被读到输出端口，其特征在于，每个存储器单元包括
a)一个单一端口的随机存取存储器(RAM)器件；以及
b)一个先进先出(FIFO)缓冲器，使得当输出字将在一个给定的时钟周期中从要写入输入字的相同存储器单元被读取时，输入字和输出字中的一种字在存储器组与FIFO缓冲器的各自的端口之间被传递，而不是在存储器组与RAM器件的各自的端口之间被传递。
2.根据权利要求1的一种存储器组存储器组，其特征在于，其中，每个存储器单元的RAM被直接耦合到输出端口，每个存储器单元的FIFO被直接耦合到输入端口，以便当输出字将在给定的时钟周期中从要写入输入字的相同存储器单元被读取时，输入字被保存在各自的FIFO中，直到随后的一个时钟周期。
3.根据权利要求2的一种存储器组存储器组，其特征在于，包括一个控制器，该控制器在每个时钟周期中检查输出字是否将从要写入输入字的相同存储器单元被读取，该控制器允许输入字在不从该单元读取输出字的时钟周期从各自的FIFO被写到存储器单元的RAM。
4.根据权利要求1的一种存储器组存储器组，其特征在于，其中，每个存储器单元被唯一指派存储器组中的存储器地址。
5.根据权利要求4的一种存储器组存储器组，其特征在于，其中，多个存储器单元包括四个存储器单元；其中，根据两个预选地址位在四个单元中间分配存储器地址。
6.根据权利要求1的一种存储器组存储器组，其特征在于，其中，FIFO缓冲器的深度等同于最大数量的输出字，这些输出字可以从使用存储器组的系统中的多个存储器单元中的一个存储器单元被连续读取。
7.根据权利要求1的一种存储器组存储器组，其特征在于，其中，响应于模拟使用存储器组的应用的要求来选择存储器单元的数目，以及有关每个存储器单元的FIFO和RAM的规模。
8.用于将数据存储在存储器组存储器组中并再调用被存储的数据的一种方法，其特征在于包括：
a)提供多个存储器单元，每个存储器单元包括一个单一端口的随机存取存储器(RAM)器件和被耦合到RAM器件的一个先进先出(FIFO)缓冲器；
b)用产生一连串时钟周期的一个时钟来驱动多个存储器单元；
c)在每个时钟周期从多个存储器单元中的一个存储器单元读取一个要读的字；
d)在每个时钟周期将一个要写的字写到多个存储器单元中的一个存储器单元，使得当系统的存储器单元在一个共同的时钟周期发生读、写时，要读的字和要写的字中的一种字被传过存储器单元的FIFO缓冲器，而不是直接送到或来自该单元的RAM器件。
9.根据权利要求8的一种方法，其特征在于，其中，从多个存储器单元中的一个存储器单元读取要读的字包括从被包含于单元之一中的RAM读取要读的字；其中，将要写的字写到多个存储器单元中的一个存储器单元包括将要写的字写到被包含在单元之一中的FIFO。
10.根据权利要求9的一种方法，其特征在于，当相同的存储器单元在一个共同的时钟周期发生读、写时，写入要写的字包括将要写的字保存在FIFO中，直到从一个不同的存储器单元进行读取的随后的一个时钟周期。
11.根据权利要求9的一种方法，其特征在于，包括检查输出字是否将从要写入输入字的相同存储器单元被读取，如果输出字将从另一个存储器单元被读取，则将要写的字直接从FIFO写到RAM。
12.根据权利要求8的一种方法，其特征在于，其中，提供多个存储器单元包括为每个单元唯一指派存储器组中的存储器地址。
13.根据权利要求12的一种方法，其特征在于，其中，提供多个存储器单元包括提供四个存储器单元；其中，根据两个预选地址位在四个单元间分配存储器地址。
14.根据权利要求8的一种方法，其特征在于：其中，提供多个存储器单元包括：响应于使用存储器组的系统中可以连续存取多个单元中的单个单元的次数，来确定FIFO缓冲器的深度。
15.根据权利要求8的一种方法，其特征在于，其中，提供多个存储器单元包括：响应于模拟使用存储器组的应用的要求，来选择存储器单元的数目以及有关每个存储器单元的FIFO和RAM的规模。
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