CN1412849A - 半导体器件 - Google Patents

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Abstract

一种半导体器件，多条布线大体上并行地配置。第1放大器配置在含于上述多条布线中的相邻的2条布线中的一方的布线上。上述第1放大器，配置在把上述一方的布线的规定的距离间等分成大体上1/n(n为大于2的整数)的至少一个位置上。第1放大器由奇数个反相器电路构成。

Description

半导体器件
技术领域
本发明涉及在例如半导体存储器、逻辑电路和模拟电路等中使用的半导体器件。
背景技术
半导体器件的微细加工技术在飞跃地进步，现在已经可以在1mm×1mm的区域内形成多达几十万之多的半导体元件。另一方面随着安装半导体器件的电子设备的高功能化，人们要求在单片半导体器件内具有多种功能。为此，半导体芯片的大小，与其说随着微细加工技术的进步而变小，毋宁说具有伴随着功能的增多而变得与现有技术相等或增大的倾向。
此外，伴随着芯片尺寸的大型化，要在半导体器件内敷设的布线的长度增长。此外，归因于微细化，半导体元件的电流驱动能力增强，栅极电容等的负荷正在减少。结果是半导体器件的动作速度，与其说取决于由栅极电容引起的延迟，毋宁说以依赖于在布线上传播的信号的延迟的情况为多。因此，为了使半导体器件高速动作，人们强烈要求降低在布线中传播的信号的延迟。
在布线中传播的信号的延迟的原因，被认为有2个原因。第1个原因是各种布线所具有的寄生电容，第2个原因是在被激活化的多条布线间的寄生电容耦合。
要想抑制由第1个原因引起的延迟，可以使用向布线的途中插入放大器以再次驱动布线等的技术。为此，解决是比较容易的。就是说，布线的延迟时间，可以根据布线的电阻和电容的乘积预先估算。例如，若用R表示布线电阻，用C表示布线电容，则布线的延迟时间τ可用下式表示。
τ＝kRC
其中，k为适当的常数。
另一方面，在已向布线的中间插入了放大器的情况下，布线的延迟时间τ2可用下式表示。
τ2＝k(R/2·C/2)+k(R/2·C/2)
τ2＝τ/2
如上所述，采用向布线的中间插入放大器，以再次驱动布线的办法，就可以把在布线中传播的信号的延迟时间，减轻到仅仅布线的情况下的延迟时间的一半。
另一方面，由上述第2原因引起的延迟时间，取决于在被激活化的布线上分别传播的信号的时间关系而变化。为此，要抑制由第2原因产生的延迟时间是困难的。以下对此进行说明。
图13示出了一般的相邻的2条布线。各条布线11、12具有电阻R和寄生电容C，在布线11、12间耦合有寄生电容Cc。这些寄生电容是分布电容，为了便于说明，图13用标号C、Cc表示这些分布电容。在各条布线上已插入了具有Idrv的电流驱动能力的驱动器13、14。这些驱动器13、14例如可以用2级反相器电路构成。
用电路模拟器对在上述构成的电路中，用驱动器13、14在同一方向上驱动各条布线11、12的情况下的延迟时间τsame和在不同的方向上驱动的情况下的延迟时间τoppsite进行了模拟。
图14示出了图13所示的电路的模拟结果。在图14中，以时间差0’为中心，横轴示出了在相邻布线中传播的信号的迁移时间之差。此外，纵轴示出了进行传播的信号的延迟时间。延迟时间τsame的最小值为大体上250p秒，延迟时间τoppsite的最大值为大体上700p秒，两者之差为大体上450p秒。即，根据在相邻的布线上传播的信号的动作，信号的延迟时间在最小值的2倍以上的范围内波动。
此外，如上所述，对于起因于多条布线间的寄生电容的延迟来说，仅仅用向布线的中间插入放大器再次驱动布线的技术来减轻延迟是困难的。
就是说，如图15所示，向布线11、12的各自的中间插入由2个反相器电路构成的放大器13-1、14-1。在该构成中，用电路模拟器与上述同样地进行了模拟。
图16示出了图15所示的电路的模拟结果。延迟时间τsame与延迟时间τoppsite之差，与图14所示的结果比，延迟时间的波动已多少有所减少。但是，在相邻的布线完全以同一定时相位相反地进行动作这种最坏条件下的延迟时间，为大体上700p秒，与图14所示的结果没有什么不同。
上述布线的再次驱动技术，可以使归因于布线间寄生电容的信号的时间差的范围变窄。但是，却不可能压低作为在相邻的布线的信号大体上同时进行迁移这种最坏条件下的信号的延迟时间的大小，和在同相时的延迟时间及逆相时的延迟时间之内的最大值和最小值之差(包括同相时和逆相时的延迟时间的最大值和最小值之差、同相时的延迟时间的最大值和最小值之差、逆相时的延迟时间的最大值和最小值之差中的任何一种)的波动的大小。
作为压低布线间耦合影响的方法最为有效的手段，是在布线间设置屏蔽线以减轻布线间的耦合。但是，在该情况下，决定芯片面积的主要因素是布线。即，设置屏蔽线的方法，具有芯片面积增大，造价增加的问题。
发明内容
本发明的半导体器件，包括被配置为大体上平行，传播信号的多条布线；配置在含于上述多条布线中的相邻的2条布线中的一方的布线上的第1放大器，上述第1放大器，配置在把上述一方的布线的规定的距离间等分成大体上1/n(n为大于2的整数)的至少一个位置上，由奇数个反相器电路构成。
附图说明
图1的电路图示出了本发明的实施例1。
图2的波形图示出了图1所示的布线12的模拟结果。
图3的波形图示出了图1所示的布线11的模拟结果。
图4的电路图示出了本发明的实施例2。
图5的波形图示出了图4所示的布线12的模拟结果。
图6的波形图示出了图4所示的布线11的模拟结果。
图7的电路图示出了本发明的实施例3。
图8的电路图示出了本发明的实施例4。
图9的电路图示出了本发明的实施例5。
图10的电路图示出了本发明的实施例6。
图11的电路图示出了本发明的实施例7。
图12的电路图示出了本发明的实施例8。
图13的电路图示出了一般的相邻的2条布线。
图14的波形图示出了图13所示的电路的模拟结果。
图15的电路图示出了把由反相器电路构成的放大器连接到布线中间的情况。
图16的波形图示出了图15所示的电路的模拟结果。
具体实施方式
以下，参看附图对本发明的实施例进行说明。
(实施例1)
图1示出了本发明的实施例1，对于与图13、图15相同的部分赋予同一标号。
在图1中，2条布线(信号布线)11、12被配置为大体上平行。在布线11的一个端部上连接具有Idrv的电流驱动能力的驱动器13，在布线12的一个端部上，连接例如具有Idrv/2的电流驱动能力的驱动器14。这些驱动器13、14，例如，由串联连接起来的2个反相器电路构成。布线11、12之内，例如，在布线12的规定距离间，例如在全长的大体上1/2的位置上，插入由奇数个例如1个反相器电路构成的放大器15。放大器15的插入位置，一般地说只要是把布线12的全长分成大体上1/n(n为大于2的整数)等分的至少一个位置即可。
把例如具有Idrv的电流驱动能力的驱动器16连接到上述布线11的另外一个端部上。此外，把例如由反相器电路构成的信号反转用的放大器17连接到布线12的另外的一端上。放大器15的电流驱动能力，与驱动器14同样，例如，具有Idrv/2的电流驱动能力。就是说，在图1中，连接到驱动器14和放大器15的输入端上的布线的电容，是连接到驱动器13的输出端上的布线的电容的大体上1/2。为此，驱动器14、放大器15的电流驱动能力，可以根据连接到它们上的布线电容而适宜设定。
在上述构成中，用电路模拟器对布线11、12的信号在同一方向上动作的情况下的延迟时间τsame和在不同的方向上动作的情况下的延迟时间τoppsite进行了模拟。
图2示出了图1所示的布线12的模拟结果，图3示出了图1所示的布线11的模拟结果。横轴示出了在相邻布线中传播的信号的迁移时刻的时间差，纵轴表示信号传达的延迟时间。如图2所示，已插入了放大器15的布线12的延迟时间的最小值，在同相时、逆相时都大体上是460p秒，最大值在同相时大体上是500p秒。此外，作为延迟时间的最大值和最小值之差的波动，大体上是40p秒，与图14、图16比，已大幅度减小了。
此外，图3所示的布线11的延迟时间的最小值，在同相时、逆相时都大体上是400p秒，最大值在同相时大体上是550p秒。此外，波动大体上是150p秒，与布线12同样地减小了。
由插入放大器15之前的布线11、12的电容耦合产生的延迟时间的波动，如图14所示，大体上为450p秒。因此，采用向布线12的中间部分插入放大器15的办法，就可以大幅度地减小延迟时间的波动。
就是说，采用向布线12的中间部分插入放大器15的办法，放大器15的输入一侧的布线间寄生电容Cc的充放电电流和放大器15的输出一侧的布线间寄生电容Cc的充放电电流就会变成为彼此互逆的方向。为此，人们认为采用使这些布线间寄生电容Cc的充放电电流彼此抵消的办法，就可以把布线间寄生电容抑制为很小。
倘采用上述实施例1，在大体上平行地配置的布线11、12之内，向布线12的中央部分处设置由一个反相器电路构成的放大器15，该放大器15的输入一侧和输出一侧的布线间寄生电容的影响彼此抵消。为此，可以减小在布线上传播的信号的延迟时间的最大值，而且，可以减小延迟时间的波动。因此半导体器件的高速动作就成为可能。
而且，倘采用实施例1的构成，就不再需要用来减轻布线间寄生电容的屏蔽线或宽的布线间隔。因此，可以削减芯片面积，在可以防止价格上涨的同时，还可以使布线高密度化。
此外，还可以根据连接到驱动器14、放大器15上的布线的电容来设定它们的电流驱动能力。为此，由于可以用所需最小限度的电流驱动能力的驱动器、放大器在布线所需要的范围内进行驱动，故可以防止电路构成的大型化。
(实施例2)
图4示出了本发明的实施例2，对于与实施例1相同的部分赋予了同一标号。在实施例2中，向布线12的规定距离间，例如，向全长的大体上一半的位置处插入并连接上放大器20。该放大器20由奇数个例如3个反相器电路构成。此外，把放大器21-1连接到布线11的规定距离间，例如向全长的大体上1/4的位置上，把放大器21-2连接到大体上3/4的位置上。这些放大器21-1、21-2由偶数个例如2个反相器电路构成。在上述构成中，实施与实施例1同样的模拟。放大器21-1、21-2的插入位置，一般地说，只要是把布线11的全长大体上1/n(n为大于2的整数)等分开来的至少一个位置即可。驱动器13、14和放大器21-1、21-2的电流驱动能力，可根据要进行驱动的布线的电容适宜设定，至少要具有Idrv/n的电流驱动能力。
图5示出了图4所示的布线12的模拟结果，图6示出了图4所示的布线11的模拟结果。如图5所示，布线12的延迟时间的最小值大体上为480p秒，最大值大体上为0.54p秒。此外，波动大体上为60p秒。
图6所示的布线11的延迟时间的最小值大体上为540p秒，最大值大体上为610p秒。此外，波动大体上为70p秒。
在实施例2中，布线12的延迟时间和延迟的波动，与实施例1比都稍微增加了一些。但是，布线11的延迟时间则变成为与信号线12的延迟时间大体上相等，此外，布线11的延迟时间的波动与实施例1比已压低到一个小的值。
如上所述，倘采用实施例2，与实施例1比较，要向布线11、12内插入更多的放大器。为此，可以大幅度地抑制相邻的布线11、12的电容耦合的影响，信号线的延迟时间和延迟的波动则可以进一步压低。
(实施例3)
图7示出了本发明的实施例3，对于与实施例1、实施例2相同的部分赋予同一标号。在实施例3中，把放大器30-1连接到布线12的规定距离间，例如向全长的大体上1/4的位置上，把放大器30-2插入连接到大体上3/4的位置上。这些放大器30-1、30-2，例如由1个反相器电路构成。
此外，向布线11的规定距离间，例如，向全长的大体上一半的位置处插入并连接上放大器31。该放大器31由例如2个反相器电路构成。在本实施例中，连接到布线11的另外的端部上的放大器16-1，例如由1个反相器电路构成。
在实施例6中，也可以得到与实施例2同样效果。此外，如实施例1、2所示，在把用奇数级的反相器电路构成的一个放大器连接到布线11上的情况下，布线12的信号的极性就要反转。但是，在实施例3的情况下，在好几个地方都插入了由奇数个反相器电路构成的放大器。为此，就可以防止信号的反转。
(实施例4)
图8示出了本发明的实施例4，对于与实施例1到3相同的部分赋予了同一标号。在实施例4中，把放大器30-1、30-2、30-3插入连接到布线12的规定距离间，例如把全长大体4分割开来的各自的位置上，放大器30-1、30-2、30-3分别由1个反相器电路构成。此外，把反放大器31插入连接到布线11的规定距离间，例如全长的大体上一半的位置处。
用实施例4，也可以得到与实施例3同样的效果。此外，在实施例4的情况下，由于只要把布线放大器30-1、30-2、30-3配置到把布线4等分分开的位置上即可，故与实施例2和3比放大器的配置是容易的。此外，放大器的个数并不限定于3个，也可以是3个以上。在该情况下，只要每当等间隔地向布线12上配置2个奇数个的放大器，就向布线11上配置偶数个的放大器，然后顺次重复这种做法即可。因此，就可以容易地对于长的布线配置放大器。
(实施例5)
图9示出了本发明的实施例5，对于与实施例4相同的部分赋予了同一标号。
实施例5是把本发明应用于半导体存储器的例子。一般地说，在半导体存储器中敷设有多个地址线和数据线等的宽的位宽度的总线或布线。此外，这些布线被连接到芯片上边的多个电路上。为此，归因于大体上并行配置的布线的电容耦合的影响和布线长度的不同，在在这些布线上传播的信号那里就会产生扭曲，因而高速动作就会变得困难起来。于是，在实施例5中，要消除在半导体存储器中使用的例如地址布线的信号延迟。
图9概略性地示出了半导体存储器构成。为了简化说明起见，图9示出了4个存储单元阵列42-1、42-2、42-3和42-4。对各个存储单元阵列42-1、42-2、42-3和42-4具有4条字线WL0～WL3的情况进行说明。但是，并不限定于这些构成。
在各个存储单元阵列42-1、42-2、42-3、42-4中，对应地配置有选择线WL0～WL3的行译码器42-1、42-2、42-3、42-4。在这些行译码器40-1到40-4上连接有高位地址线40-1、40-3和低位地址线40-2、40-4。这些地址线42-1、42-2、42-3、42-4，彼此大体上并行地配置。2位的低位地址信号RA<0>、RA<1>分别供给低位地址线40-2、40-4。2位的高位地址信号RA<2>、RA<3>分别供给高位地址线40-1、40-3。低位地址信号RA<0>、RA<1>用来从4条字线中选择1条。而高位地址信号RA<2>、RA<3>用来从4个存储单元阵列中选择1个。
在低位地址线40-2、40-4上，分别连接有由奇数个例如1个反相器电路构成的放大器30-1、30-2、30-3。在高位地址线40-1、40-3上，则分别连接有由偶数个例如2个反相器电路构成的放大器31。这些放大器30-1、30-2、30-3和31的配置条件，与实施例4是一样的。就是说，放大器30-1、30-2、30-3分别配置在低位地址线40-2、40-4的规定距离间，例如全长的大体上1/4、2/4、3/4的位置上，放大器31则被配置在高位地址线40-1、40-3的规定距离间，例如全长的大体上1/2的位置上。
上述各个行译码器42-1、42-2、42-3、42-4的输入端，借助于放大器30-1、30-2、30-3被连接到4等分后的低位地址线40-2、40-4的对应的位置上，以及借助于上述放大器31，连接到2等分后的高位地址线40-1、40-3的对应的位置上。
在上述构成中，每当低位地址信号通过已插入到低位地址线40-2、40-4上的由奇数个反相器电路构成的放大器时就进行逻辑反转。在实施例5的情况下，低位地址信号的逻辑，不论正负都行。当使地址信号的各位的逻辑进行反转时，如在存储单元阵列42-1、42-2、42-3、42-4中虚线的箭头所示，字线的选择顺序就要颠倒过来。但是，字线的选择顺序在动作上不太重要。
倘采用上述实施例5，则把由奇数个反相器电路构成的多个放大器30-1、30-2、30-3配置到传播选择字线的低位地址信号的低位地址线40-2、40-4上，把由偶数个反相器电路构成的放大器31配置到传播高位地址信号的高位地址线40-1、40-3上。为此，结果就变成为低位地址线40-2、40-4与高位地址线40-1、40-3具有彼此抵消的正和负的电容耦合。即，不论地址信号何如地迁移，各条地址线都会呈现同程度的延迟时间。因此，可以防止在各条地址线中传播的信号的扭曲，可以缩短行译码器的译码时间，可以使字线的选择动作高速化。
(实施例6)
图10示出了本发明的实施例6，对于与图9相同的部分赋予了同一标号，仅仅对不同的部分进行说明。
在上边所说的实施例5中，字线的选择顺序对于每一个相邻的存储单元阵列都要进行反转。对此，实施例6把各个存储单元阵列中的字线的选择顺序定为同一方向。
就是说，在图10中，例如在高位地址线40-1的附近，与地址线40-1大体上并行地配置有传播对地址信号进行订正的复合信号的复合布线40-5。该复合用布线40-5，具有与低位地址线40-2、40-4同样的构造。
就是说，复合用布线40-5，具有与低位地址线40-2、40-4同等的布线长度。在该复合用布线40-5的一个端部上，连接有例如由2个反相器电路构成的驱动器32-1的输出端。该驱动器32-1的输入端接地。此外，在复合用布线40-5的规定距离间，例如在全长的大体上1/4、2/4、3/4的位置处插入连接有由奇数个例如1个反相器电路构成的放大器32-2、32-3、32-4。
此外，在上述行译码器42-1、42-2、42-3、42-4中，在对低位地址进行译码的电路的前一级上，分别连接有用来对地址信号进行复合的复合电路51-1、51-2、51-3、51-4的输出端。这些复合电路51-1、51-2、51-3、51-4，例如2个异或电路构成。这些复合电路51-1、51-2、51-3、51-4的输入端，借助于放大器32-1、32-2、32-3，连接到4等分的低位地址线40-2、40-4的对应的位置上，以及借助于放大器32-2、32-3、32-4连接到4等分的复合用布线40-5的对应的位置上。
如上所述，低位地址线40-2、40-4，借助于由奇数个的反相器电路构成的放大器32-1、32-2、32-3，进行再次驱动。为此，每当进行再次驱动时逻辑就进行反转。
但是，倘采用实施例6，复合电路51-1、51-2、51-3、51-4，与复合用布线40-5的对应部位的逻辑相对应地对低位地址信号进行复合。因此，各个存储单元阵列中的字线的选择顺序就可以变成为同一方向。
另外，实施例6说明的是把本发明应用于传播行地址信号的地址线的情况。但是，并不限定于此，也可以把本发明应用于传播列地址信号的地址线。在该情况下，可以消除列地址信号的扭曲，得以对半导体存储器的高速化作出贡献。
(实施例7)
图11示出了本发明的实施例7。实施例7，是例如对半导体存储器的数据线应用本发明的例子。
例如混合载置于逻辑电路内的逻辑混载用存储器，为了与逻辑电路进行连接，具有带宽大的数据线。该数据线，用例如具有从128条到256条的布线的数据总线构成。为了把具有这么多的布线的数据总线敷设到狭窄的区域内，就必须减小布线的节距。此外，还要相邻地敷设写入用的数据线和读出用的数据线，并把它们作成为可以同时动作。为此，归因于相邻布线间的寄生电容耦合，产生信号的传播延迟，使得高速动作难以进行。实施例7就要解决该问题。
实施例7，为了易于进行说明，示出了用2条数据线构成的小规模的半导体存储器。
如图11所示，该半导体存储器，由4个存储单元阵列64-1、64-2、64-3、64-4构成。由于各个存储单元阵列及其外围电路是同一构成，故仅仅对存储单元阵列84-1进行说明。
就是说，在存储单元阵列64-1中设置有例如2个局域数据缓冲器(DB)66-1、67-1。这些局域数据缓冲器66-1、67-1，具有放大敷设在存储单元阵列64-1内的局域数据线65-1的微小信号进行读出的功能，和把从写入数据线60-2、60-4供给的数据向局域数据线传播的功能。在局域数据缓冲器66-1、67-1和读出数据线60-1、60-3的相互间，连接有开关电路69-1、71-1。
2条读出数据线60-1、60-3和2条写入数据线60-2、60-4被配置为沿着存储单元阵列64-1、64-2、64-3、64-4大体上并行。写入数据线60-2、60-4的端部，连接到驱动器63-1、63-2的输出端上。此外，读出数据线60-1、60-3的一个端部连接到读出放大器62-1、62-2的输入端上。写入数据线60-2、60-4和读出数据线60-1、60-3具有同等的布线长度。相邻地进行敷设。为此，写入数据线60-2、60-4和读出数据线60-1、60-3相互地具有电容耦合。
在上述构成中，为要实现高速动作，必须减少在刚刚读出后的写入动作中的因相邻布线间的电容耦合而产生的信号的延迟。作为使高速动作成为可能的技术有流水线动作。以下，参看图11对该流水线动作进行说明。
首先，把未画出来的存储单元的数据读出到局域数据线65-1上。其次，通过开关电路68-1、70-1把所读出的数据传播给读出放大器62-1、62-2。与此同时，先把下一个写入动作所需要的数据传播到写入数据线60-2、60-4上。借助于该并列动作，在其次的周期中，局域数据缓冲器66-1、67-1，就可以通过开关电路69-1、71-1立即取入写入数据，把数据写入到存储单元阵列内的局域数据线65-1上。局域数据线65-1和局域数据缓冲器66-1、67-1是双向路径。为此，在一个周期内，就只能实施写入或读出动作中的任何一方。因此使局域数据缓冲器高速地动作，结果就变成为使该半导体存储器全体的动作高速化。
为此，必须使写入数据线60-2、60-4和读出数据线60-1、60-3同时动作。这时，写入数据线60-2、60-4和读出数据线60-1、60-3的电容耦合就成了问题。特别是在连接到写入数据线60-2、60-4上的驱动器63-1、63-2的驱动能力大的情况下，借助于该驱动器63-1、63-1的动作，要使连接到读出数据线60-1、60-3上的读出放大器62-1、62-2稳定地动作是困难的。
于是，在实施例7中，要向写入数据线60-2、60-4的规定距离间，例如全长的大体上1/2的位置处插入连接放大器61-1、61-2。该放大器61-1、61-2例如由1个反相器电路构成。从放大器61-1、61-2的输出端输出的写入数据已进行反转。为此，与配置在比放大器61-1、61-2还往后的存储单元阵列64-3、64-4对应的局域缓冲器具有反转输入端子，再次反转接受写入数据。
另一方面，在读出数据线60-1、60-3上，在布线的途中不设置放大器。其理由如下：读出数据线60-1、60-3由于要实现高速动作，用把多个局域缓冲器连接起来的接线逻辑构成是个好办法。
倘采用上述实施例7，则在相邻地配置的写入数据线60-2、60-4和读出数据线60-1、60-3之内，向写入数据线60-2、60-4的全长的大体上1/2的位置处，已插入连接上放大器61-1、61-2。为此，可以抵消写入数据线60-2、60-4和读出数据线60-1、60-3的电容耦合。因此，使半导体存储器高速地动作就成为可能。
(实施例8)
图12示出了本发明的实施例8。在实施例8中，半导体存储器，例如，具有4个存储器宏81-1、81-2、81-3、81-4。这些存储器宏81-1～81-4，已配置在半导体芯片100上边。在这些存储器宏81-1～81-4的排列方向上，配置有段选择线84、读出数据线89和写入数据线90。通过驱动器85向段选择线83供给用来选择存储器宏的段地址信号SGAD。通过驱动器86向字线选择线84供给用来选择字线的字线地址信号WLAD。读出数据线89传播读出数据。在该读出数据线89上已连接上读出放大器91。通过驱动器92向写入数据线90供给写入数据WD。
由于存储器宏81-1～81-4的构成是同一的，故仅仅对存储器宏81-1说明其构成。该存储器宏81-1，例如具有存储单元阵列81-a、控制电路81-b、数据缓冲器81-c和触发电路81-d、81-e。上述存储单元阵列81-a由动态RAM构成，但并不限于此。数据缓冲器81-c已被连接到存储单元阵列81-a、和上述读出数据线89、写入数据线90上。该数据缓冲器81-c或者放大从存储单元阵列81-a读出来的数据并供给读出数据线89，或者从写入数据线90接受写入数据，供给存储单元阵列81-a。
此外，触发电路81-d从段选择线83接受段地址信号SGAD，供给控制电路81-b。触发电路81-e从段选择线84接受字线地址信号WLAD，供给控制电路81-b。通过树状构造的时钟线82向这些触发电路81-d、81-e供给CLK。控制电路81-b根据段地址信号SGAD和字线地址信号WLAD控制存储单元阵列81-a和数据缓冲器81-c的动作。
上述段选择线83和字线选择线84大体上并行地配置，它们具有同等的布线长度。这些段选择线83和字线选择线84由于相邻地配置，故具有电容耦合。
于是，把放大器87-1、87-2、87-3插入连接到字线选择线84的规定距离间，例如全长的大体上1/4、2/4、3/4的位置上。这些放大器87-1、87-2、87-3由奇数个例如1个反相器电路构成。此外，把放大器88插入连接到段选择线83的规定距离间，例如全长是大体上1/2的位置上。该放大器88，用偶数个例如2个反相器电路构成。放大器87-1、87-2、87-3和88，使段选择线83和字线选择线84间的电容耦合进行抵消，减少信号延迟。而且，借助于放大器87-1、87-2、87-3和88，由于可以抑制延迟时间的波动，故可以高速地传播各个地址信号。
另一方面，上述读出数据线89和写入数据线90大体上并行地配置，它们具有同等的布线长度。这些读出数据线89和写入数据线90由于相邻地配置，故具有电容耦合。
于是，把放大器93插入连接到写入数据线90的规定距离间，例如全长的大体上1/2的位置上。该放大器93由奇数个例如1个反相器电路构成。此外，没有向读出数据线89上插入放大器。存储器宏81-1、81-2的数据缓冲器81-c被连接到比放大器93的输出端还往后的写入数据线90上，存储器宏81-3、81-4的数据缓冲器81-c被连接到比放大器93的输入端还往前的写入数据线90上。
如上所述，采用把放大器93连接到写入数据线90上的办法，就可以减小在这些数据线上传播的信号的延迟时间的波动。因此，可以高速地传播写入数据和读出数据。
此外，实施例8的特征在于：4个存储器宏彼此同步地进行动作。各个存储器宏的动作定时，可以用树状构造的时钟线82进行控制。归功于使用树状构造的时钟线82，在时钟线82的末端的信号的延迟时间的偏移就几乎不会发生。
一般的说，局部地配置的电路连结电路彼此间的布线的延迟足够地小。为此，可以使各个电路非常高速地动作。因此，为了实现高速动作，重要的是要压低在长的布线上产生的信号的传播延迟和延迟时间的波动。因为在长的布线上传播的信号和时钟信号的偏移，将成为目的为使触发电路高速地动作的障碍。
但是，倘采用实施例8，如上所述，归功于把放大器87-1、87-2、87-3和88、93配置在传播地址信号的段选择线83和字线选择线84，和传播数据的读出数据线89、写入数据线90上，故可以减小相邻的布线间的电容耦合，可以减小信号的延迟。因此，可以使具有多个存储器宏的半导体存储器高速地动作。
对于那些本专业的技术人员来说还存在着另外一些优点和变形。因此，本发明就其更为广阔的形态来说并不限于上述附图和说明。此外，就如所附权利要求及其等效要求所限定的那样，还可以有许多多变形而不偏离总的发明的宗旨。

Claims (20)

1.一种半导体器件，包括：
被配置为大体上平行的传播信号的多条布线；
配置在含于上述多条布线中相邻2条布线中的一方的布线上的第1放大器，上述第1放大器由配置在把上述一方的布线的规定的距离间等分成大体上1/n的至少一个位置上的奇数个反相器电路构成，n为大于2的整数。
2.根据权利要求1所述的半导体器件，还包括配置在上述相邻的2条布线的另一方的布线上的第2放大器，上述第2放大器由配置在把上述另一方的布线的规定的距离间等分成大体上1/n的至少一个位置上的偶数个反相器电路构成，n为大于2的整数。
3.根据权利要求2所述的半导体器件，上述各条布线都具有寄生电容，各条布线间都具有布线间寄生电容。
4.根据权利要求2所述的半导体器件，还包括：
设置在上述另一方的布线上的第1驱动器，上述第1驱动器驱动上述另一方的布线；
设置在上述一方的布线上的第2驱动器，上述第2驱动器具有上述第1驱动器的1/n的电流驱动能力；和
上述第1放大器至少具有1/n的电流驱动能力。
5.一种半导体器件，包括：
具有多个存储单元的第1存储单元阵列；
具有多个存储单元的第2存储单元阵列；
大体上彼此并行地配置的多条第1布线，上述第1布线s传播对上述第1和第2存储单元阵列的存储单元进行选择的地址信号；
连接在上述第1存储单元阵列和上述第1布线s的相互间的第1译码器，上述第1译码器，对在上述第1布线s上传播的地址信号进行译码；
连接在上述第2存储单元阵列和上述第1布线s的相互间的第2译码器，上述第2译码器，对在上述第1布线s上传播的地址信号进行译码；
配置在含于上述第1布线s中的相邻的2条布线中的第1布线的一方上的第1放大器，上述第1放大器由配置在把上述一方的第1布线的规定的距离间等分成大体上1/n的至少一个位置上的奇数个反相器电路构成，n为大于2的整数。
6.根据权利要求5所述的半导体器件，上述各第1布线都具有寄生电容，各第1布线间都具有布线间寄生电容。
7.根据权利要求5所述的半导体器件，包括：
设置在上述相邻的2条第1布线的另一方的第1布线上的第1驱动器，上述第1驱动器驱动上述另一方的第1布线；
设置在上述一方的第1布线上的第2驱动器，上述第2驱动器具有驱动上述一方的第1布线的上述第1驱动器的1/n的电流驱动能力；和
上述第1放大器至少具有1/n的电流驱动能力。
8.根据权利要求5所述的半导体器件，还包括：配置在上述另一方的第1布线上的第2放大器，上述第2放大器由配置在把上述另一方的第1布线的规定的距离间等分成大体上1/n的至少一个位置上的偶数个反相器电路构成，n为大于2的整数。
9.根据权利要求5所述的半导体器件，上述第1译码器的输入端s连接到位于上述第1放大器的输入一侧的上述一方的第1布线s上，上述第2译码器的输入端s连接到位于上述第1放大器的输出一侧的上述一方的第1布线s上。
10.根据权利要求9所述的半导体器件，还包括：
与上述另一方的第1布线相邻地配置的第2布线，上述第2布线，传播订正地址信号的逻辑的复合信号；
配置在把上述第2布线的规定的距离间等分成大体上1/n的至少一个位置上的第3放大器，上述第3放大器由奇数个反相器电路构成，n为大于2的整数；和
输出端连接到上述第1译码器的输入端上的第3译码器；
输出端连接到上述第2译码器的输入端上的第4译码器；
上述第3译码器的输入端s连接到位于上述第1、第3放大器的输入一侧的上述一方的第1布线和上述第2布线上，上述第4译码器的输入端s连接到位于上述第1、第3放大器的输出一侧的上述一方的第1布线和上述第2布线上。
11.一种半导体器件，包括：
具有多个存储单元的第1存储单元阵列；
具有多个存储单元的第2存储单元阵列；
与上述第1和第2存储单元阵列对应地配置的第1数据线；
与上述第1数据线大体上并行地配置的第2数据线；
把上述第1数据线连接到上述第1存储单元阵列上的第1开关；
把上述第1数据线连接到上述第2存储单元阵列上的第2开关；
把上述第2数据线连接到上述第1存储单元阵列上的第3开关；
把上述第2数据线连接到上述第2存储单元阵列上的第4开关；和
配置在把上述第2数据线的规定的距离间等分成大体上1/n的至少一个位置上的放大器，上述放大器由奇数个反相器电路构成，n为大于2的整数，
上述第1和第3开关连接到上述放大器的输入一侧，上述第2和第4开关连接到上述放大器的输出一侧。
12.根据权利要求11所述的半导体器件，上述第1和第2数据线，分别具有寄生电容，上述第1和第2数据线的相互间，具有布线间寄生电容。
13.根据权利要求11所述的半导体器件，上述第1数据线，传播从上述第1和第2存储单元阵列中的一方读出来的数据。
14.根据权利要求11所述的半导体器件，上述第2数据线传播要向上述第1和第2存储单元阵列中的一方写入的数据。
15.一种半导体器件，包括：
配置在半导体芯片上边的多个存储器宏，各个存储器宏具有存储单元阵列；
为上述多个存储器宏所共有的第1地址布线；
与上述第1地址布线大体上并行地配置的第2地址布线；
配置在把上述第1地址布线的规定的距离间等分成大体上1/n的至少一个位置上的第1放大器，上述第1放大器由奇数个反相器电路构成，n为大于2的整数。
16.根据权利要求15所述的半导体器件，还包括：
配置在把上述第2地址布线的规定的距离间等分成大体上1/n的至少一个位置上的第2放大器，上述第2放大器由偶数个反相器电路构成，n为大于2的整数。
17.根据权利要求15所述的半导体器件，还包括：
为上述多个存储器宏所共有的第1数据布线；
与上述第1数据布线大体上并行地配置的第2数据线。
18.根据权利要求17所述的半导体器件，还包括：
配置在把上述第2数据线的规定的距离间等分成大体上1/n的至少一个位置上的第3放大器，上述第3放大器由奇数个反相器电路构成，n为大于2的整数。
19.根据权利要求17所述的半导体器件，
上述第1数据布线传播从各个存储器宏读出来的数据，上述第2数据线传播要向上述各个存储器宏写入的数据。
20.根据权利要求17所述的半导体器件，还包括：
连接到上述存储器宏上，传播时钟信号的时钟布线，上述时钟布线具有树状构造。
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