CN1332306C - 控制装置 - Google Patents

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Abstract

本发明提供一种可抑制电路面积的增大和制造成本的增大、且可以向电可改写的内部非易失性存储器进行CPU的动作程序的写入的控制装置。接收了下载启动信号的下载控制电路(51)通过第一命令寄存器(61)的读出用命令组和设置在地址寄存器(53)上的地址，读出外部串行闪速ROM(30)的数据，并暂时存储在数据寄存器(54)中。并且，通过第二命令寄存器(62)的写入用命令组、设置在地址寄存器(53)上的地址和暂时存储在数据寄存器(54)上的数据，将数据写入到内部闪速ROM(10)中。

Description

控制装置
技术领域
本发明涉及控制装置。
背景技术
通常，在光盘驱动装置等外围设备中装载ROM，以作为用于存储进行各电路的控制用的微计算机(CPU)的动作程序的存储器。近年来，作为该ROM，通常使用可电改写数据的闪速ROM。其需要通过外围设备开发中进行的调试或提高外围设备的功能用的更新(升级)来进行动作程序的更新。
在闪速ROM中写入两种程序，其是CPU进行各电路的控制用的所述动作程序和更新其用的更新用程序。在外围设备的通常动作时，CPU根据写入闪速ROM中的动作程序来进行各电路的控制。另一方面，在动作程序的更新时，CPU根据写入闪速ROM中的更新用程序来改写存储在闪速ROM中的动作程序。
以上的说明是已经在闪速ROM中写入了动作程序和更新用程序的状态下的动作。但是，在所有初始状态中，当然没有向闪速ROM写入任何数据。即，CPU为了向闪速ROM写入动作程序，至少需要已经向闪速ROM写入了更新用程序，但是在所有初始状态中，其没有被写入。
因此，在现有技术中，或者委托闪速ROM制造者，或者使用ROM写入器等在闪速ROM单体的状态下，进行预先决定的初始数据(至少包含更新用程序的数据)的写入。该写入了初始数据的闪速ROM的芯片之后通过焊接等安装到该设备的印刷基板上。
【专利文献1】
特开平5-81012号公报
但是，在上述方法中，由于在向外围设备安装闪速ROM芯片前，另外需要初始数据的写入操作，所以工艺烦杂化，对制造成本的增大没有任何办法。
因此，在与上述不同的现有技术中，采用了安装没有写入数据的闪速ROM，之后，进行动作程序的写入的方法。具体的，在该设备中内置至少存储了更新用程序的掩模型ROM，并将该掩模型ROM连接到CPU上。并且，根据在掩模型ROM中存储的更新用程序来使CPU动作，该CPU将经ATA/ATAPI和SCSI等接口从外部的主机接收的动作程序写入到闪速ROM中。
但是，在该方法中，至少需要存储了更新用程序的掩模型ROM，但是该掩模型ROM在通常的动作中不使用。因此，装载了在通常的动作中完全没有必要的掩模型ROM使控制装置(控制用集成电路)的芯片面积增大。另外，由于需要向外部供给初始数据的外部主机，所以初始数据的写入操作用的工艺成本依然很大。
发明内容
本发明的目的是提供一种不但可以抑制电路面积的增加和制造成本的增大，还可在电可改写的内部非易失性存储器中进行CPU的动作程序的写入的控制装置。
为了解决上述问题，一种控制装置，其特征在于，包括：可电改写的内部非易失性存储器，其用于存储使微机进行规定的动作控制的动作程序；内部接口，其控制与所述内部非易失性存储器的输入输出；外部接口，其控制与外部非易失性存储器的输入输出；下载电路，其进行控制，以便反复进行以下动作：通过来自外部的指示，经所述外部接口以规定的地址为单位读出存储在所述外部非易失性存储器中的数据，并经所述内部接口以所述规定的地址为单位向所述内部非易失性存储器写入所述数据；在所述下载电路根据来自外部的所述指示而动作的过程中，所述微机为休眠状态，所述内部接口切断所述内部非易失性存储器和所述微机的连接。
根据本发明，不但可以抑制电路面积的增大和制造成本的增大，而且可以在电可改写的内部非易失性存储器中进行CPU动作程序的写入。
附图说明
图1是表示本发明的-实施方式的框图；
图2是本实施方式的初始数据的写入顺序；
图3是本实施方式的初始数据的写入顺序。
图中：10-内部闪速ROM，20-微机(CPU)，30-外部串行闪速ROM，40-外部接口，50-下载电路，51-下载控制电路，52-触发器，53-地址寄存器，54-数据寄存器，55-计数器，61-第一命令寄存器，62-第二命令寄存器，70-内部接口，100-控制装置。
具体实施方式
下面，根据图1说明具体化了本发明的-实施方式。
图1是表示例如CD-ROM驱动装置等的控制装置100的框图。如该图所示，该控制装置100包括：作为可电改写的内部非易失性存储器的内部闪速ROM10、微计算机(CPU)20、外部接口40、下载电路50、第一命令寄存器61、第二命令寄存器62和内部接口70。内部闪速ROM10在工厂的制造之后，不马上写入初始数据(动作程序和更新用程序)，CPU20不能进行任何动作。
下面，针对本实施方式的向内部闪速ROM10的初始数据的写入(下载)，说明概略。
控制装置100可以经外部接口40连接作为外部非易失性存储器的外部串行闪速ROM30。在下载时，将外部串行闪速ROM30连接到外部接口40上，在该外部串行闪速ROM30中存储有初始数据。若将下载启动信号经外部端子发送到下载电路50，则下载电路50生成使CPU20的动作休眠的控制信号，同时内部接口70切断CPU20和内部闪速ROM10的连接。因此，下载电路50不会因CPU20而受阻碍，而可以向内部闪速ROM10的规定地址依次写入规定数据。
之后，下载电路50经外部串行接口40以规定的地址为单位读出存储在外部串行闪速ROM30中的数据，并将所读出的数据经内部接口70写入到内部闪速ROM10中。之后，下载电路50从外部串行闪速ROM30中读出规定的地址单位的下一数据，并将所读出的数据写入到内部闪速ROM10中。通过将其重复到内部闪速ROM10的最终地址而可将全部的数据(动作程序)写入到内部闪速ROM10中。写入结束后，下载电路50验证写入到内部闪速ROM10中的数据。验证后，下载电路50将表示写入结束的下载结束信号经外部端子发送到外部。在外部，若接收了下载结束信号，则通过使LED发光，而可以知道向内部闪速ROM10的初始数据的写入(下载)结束。
通过内部接口70连接CPU20和内部闪速ROM10，从休眠CPU20的动作的状态恢复可在验证后马上由下载电路50进行，也可通过下载结束后的电源重新接通来进行。
接着，详细说明本实施方式的向内部闪速ROM10的初始数据的写入形态。
由非易失性存储器构成的第一命令寄存器61是预先存储从外部串行闪速ROM30读出数据用的命令组的寄存器组。但是，不需要来自外部串行闪速ROM30的读出用命令组时，也可不设置第一命令寄存器61。所谓命令组通常是指在访问闪速存储器时需要的命令，通过将多对的命令地址和命令数据发送到闪速存储器中而使闪速存储器进行删除、写入、读出等规定动作。命令组的内容因闪速存储器的标准而不同。
另外，第二命令寄存器62是存储向内部闪速ROM10写入数据、或从内部闪速ROM10读出数据用的命令组的寄存器组。第二命令寄存器62可以由非易失性存储器构成，也可由易失性存储器构成，从外部串行闪速ROM30的规定地址区域中读出命令组后进行存储。这时，在外部串行闪速ROM30的规定地址区域中预先存储有内部闪速ROM10的命令组。
下载电路50构成为包括下载控制电路51、触发器52、地址寄存器53、数据寄存器54和计数器55。
下载控制电路51在连接地址寄存器53、数据寄存器54和计数器55的同时，经触发器52连接到内部接口70。触发器52设置为保持下载控制电路51和内部闪速ROM10之间的多个信号。
地址寄存器53是存储访问外部串行闪速ROM30和内部闪速ROM10的地址的寄存器。数据寄存器54是针对存储在地址寄存器53中的地址，存储从外部串行闪速ROM30中读出的数据的寄存器。计数器55是计数对内部闪速ROM10的写入所需的循环数的计数器，计数到对应于内部闪速ROM10的电特性和时钟信号的频率的计数设定值(循环数)为止。该计数设定值可以在计数器55中作为非易失性存储器进行预先存储，也可以从外部串行闪速ROM30的规定地址区域读出，而存储到易失性存储器中。
内部闪速ROM10因设置和保存的时间，在该访问的间隔中需要规定的期间。例如，在向内部闪速ROM10连续写入数据的情况下，在写入一个数据后，到写入下一数据为止，必须等待规定期间。该规定期间基于内部闪速ROM10的电特性。
下载控制电路51为了得到该等待时间，利用时钟信号。即，下载控制电路51通过使计数器55计数时钟信号的脉冲数，来测量规定的期间(等待时间)。并且，时钟信号的频率因装载该控制装置100的外围设备而不同。因此，下载控制电路51等待到对应于内部闪速ROM10的电特性和外围设备的时钟信号的频率的设定计数值后，访问内部闪速ROM10而写入下一数据。
使用图2和图3，说明本实施方式的向内部闪速ROM10的初始数据的写入顺序。
首先，由下载控制电路51接收下载启动信号(S10)。由此，下载控制电路51生成使CPU20的动作休眠的控制信号，同时内部接口70切断CPU20和内部闪速ROM10的连接，而连接内部闪速ROM10和触发器52(S12)。并且，下载控制电路51将最初访问外部串行闪速ROM30的地址(例如“0”)设置在地址寄存器53中(S14)。并且，从第一命令寄存器61依次读出读出用命令组，并将读出的命令组和设置在地址寄存器53中的地址依次经外部接口40输出到外部串行闪速ROM30中(S16)。由此，外部串行闪速ROM30输出所输入地址的数据。将从外部串行闪速ROM30输出的数据经外部接口40读出到下载控制电路51中，并暂时存储到数据寄存器54中(S18)。
接着，下载控制电路51从第二命令寄存器62依次读出写入用命令组，并将设置在地址寄存器53中的地址和暂时存储在数据寄存器54中的数据依次经触发器52和内部接口70输出到内部闪速ROM10中(S20)。触发器52是为了维持向内部闪速ROM10的写入动作而设置的，因此，在向内部闪速ROM10写入的过程中，下载控制电路51可以实施其他动作。另外，下载控制电路51若向触发器52进行了上述输出，则开始计数器55的计数(S22)。计数器55例如是增加计数器，计数图中未示出的基准时钟信号的脉冲数。并且，计数器55在其计数值与下载控制电路51的设定计数值一致的情况下，向下载控制电路51输出规定电平的计数结束信号，以复位计数值。下载控制电路51响应于规定电平的计数结束信号，检测出可以对内部闪速ROM10的下一访问。
但是，下载控制电路51在使计数器55的计数开始的同时，更新地址寄存器53的地址(例如，相加)，并将下次访问外部串行闪速ROM30的地址设置在地址寄存器53中(S24)。并且，下载控制电路51判断在地址寄存器53上设置的地址是否是内部闪速ROM10的最终地址设定值以下(S26)。该最终地址设定值可以在下载控制电路51上作为非易失性存储器进行预先存储，也可从外部串行闪速ROM30的规定地址区域中读出后存储在易失性存储器中。在是最终地址设定值以下的情况下，从第一命令寄存器61依次读出读出用命令组，并将读出的命令组和设置在地址寄存器53中的地址依次经外部接口40输出到外部串行闪速ROM30中(S28)。由此，外部串行闪速ROM30输出所输入地址的数据。从外部串行闪速ROM30输出的数据经外部接口40读出到下载控制电路51中，并暂时存储到数据寄存器54中(S30)。
并且，下载控制电路51等待输出来自计数器55的计数结束信号(S32)。若输出计数结束信号，则进入到步骤S20，计数控制电路51从第二命令寄存器62依次读出写入用命令组，并将读出的命令组、设置在地址寄存器53上的地址和暂时存储在数据寄存器54上的数据依次经触发器52和内部接口70输出到内部闪速ROM10中。
之后，重复步骤S20到步骤S32，若设置在地址寄存器53上的地址超过了内部闪速ROM10的最终地址设定值，则计数控制电路51等待输出来自计数器55的计数结束信号(S34)，而进入到验证的步骤。
另外，在将第二命令寄存器62的命令组、计数设定值、最终地址设定值存储在易失性存储器中的情况下，在步骤S10之后，从串行闪速ROM30的规定地址(例如，比内部闪速ROM10的最终地址大的地址区域)读出后进行存储。并且，也可进入到步骤S12。
在验证中，首先，下载控制电路51将最初访问外部串行闪速ROM30的地址(例如“0”)设置在地址寄存器53中(S40)。从第一命令寄存器61依次读出读出用命令组，并将所读出的命令组和设置在地址寄存器53上的地址依次经外部接口40输出到外部串行闪速ROM30中(S42)。由此，外部串行闪速ROM30输出所输入地址的数据。从外部串行闪速ROM30读出的数据经外部接口40读出到下载控制电路51中，并暂时存储在数据寄存器54中(S44)。
接着，下载控制电路51从第二命令寄存器62依次读出读出用命令组，并将所读出的命令组、设置在地址寄存器53上的地址依次经触发器52和内部接口70输出到内部闪速ROM10中(S46)。由此，内部闪速ROM10输出所输入地址的数据。将从内部闪速ROM10输出的数据经内部接口70读出到触发器52中(S48)。
下载控制电路51比较存储在触发器52中的数据和存储在数据寄存器54上的数据(S50)。
在两个数据不一致的情况下，下载控制电路51输出下载错误信号。
在两个数据一致的情况下，下载控制电路51更新(例如相加)地址寄存器53的地址，并将下次访问外部串行闪速ROM30的地址设置在地址寄存器53中(S52)。并且，下载控制电路51判断设置在地址寄存器53中的地址是否在内部闪速ROM10的最终地址设定值以下(S54)。在是最终地址设定值以下的情况下，返回到步骤S42，并重复步骤S42～S54，在比最终地址设定值大的情况下，结束验证。
在验证后，内部接口70连接CPU20和内部闪速ROM10，下载电路50从休眠CPU20的动作恢复(S50)。并且，下载电路50将表示写入结束的下载结束信号经外部端子发送到外部。
这样，内部闪速ROM10中写入了CPU20进行外围设备的各电路的控制用的动作程序和CPU20进行动作程序的更新用的更新用程序、两种。因此，CPU20经内部接口70读出写入到内部闪速ROM10的动作程序，根据其进行各电路的控制。例如，在外围设备是CD-ROM驱动器装置的情况下，使照射激光用的光拾器移动到光盘的规定位置，或读取激光的反射光后，读出存储在光盘上的数据。另一方面，在动作程序的更新时，CPU20可以根据更新用程序，进行动作程序的数据改写。
如上所详细说明的，根据本实施方式，可以得到下面所示的效果。
(1)在本实施方式中，由于不经CPU，而以用下载控制电路的专用电路将存储在外部串行闪速ROM中的初始数据复写到闪速ROM中的方式进行写入，所以下载的速度快。还不需要另外设置存储了写入动作程序用的更新用程序的掩模型ROM，可以抑制控制装置100的电路面积的增大。即，也可仅准备向串行内部闪速ROM10和闪速ROM30访问所需的命令组。另外，由于不需要通过在内部闪速ROM10的单体的状态下预先写入初始数据后安装其等的操作，所以还可以抑制制造成本的增大。
(2)在本实施方式中，由于以用下载控制电路的专用电路将存储在外部串行闪速ROM中的初始数据复写到闪速ROM中的方式进行写入，所以在将初始数据写入到闪速ROM中时，可以不需要供给初始数据的外部的主机。
(3)在本实施方式中，为了维持向内部闪速ROM10的写入动作，而设置触发器52，写入时间的管理由计数器52进行，所以在向内部闪速ROM10的数据写入过程中，可以从外部串行闪速ROM30读出下一写入数据，所以可以缩短下载的时间。
(4)在本实施方式中，由于不需要在内部闪速ROM10中预先存储初始数据，所以例如控制装置10可以一体集成，该情况下，可以降低作为外围设备整体的电路面积。
而且，本发明的实施方式并不限于上述实施方式，也可如下这样变更。
在本实施方式中，虽然外部闪速ROM30是串行寄存器，但是也可不限于此，而是具有多个地址端子和数据端子的存储器。
在本实施方式中，每一次向内部闪速ROM10写入所需的每一个地址的数据写入时间的管理用计数器55来进行，但是也可由下载控制电路51等待充分进行了写入的时间后向内部闪速ROM10发送下一写入数据。或者，下载控制电路51也可以通过切换位(toggle bit)或查询(polling)来检测内部闪速ROM10的写入结束。
在本实施方式中，由于为从外部串行闪速ROM30读出下载到内部闪速ROM10的初始数据的结构，所以可以减小控制装置100下载时所需的外部端子数。因此，通过使这些下载时所使用的外部端子与下载时之外控制装置100与外部的信号互换中使用的通常端子共用，从而可以不增加总计了外部端子和通常端子的总数地构成。另外，通过从控制装置100经外部端子供给外部串行闪速ROM30的电源，从而可以仅通过将外部闪速ROM30插入外部接口40、发送下载启动信号来进行下载。
在本实施方式中，以一个地址为单位从外部串行闪速ROM30中读出数据，并将一个地址单位的数据写入到内部闪速ROM10中。但是，也可以以多个规定地址为单位从外部串行闪速ROM30中读出数据，并利用成组传输模式等向内部闪速ROM10写入多个规定地址单位的数据。这时，也可向数据寄存器54存储对应于多个地址的多个数据，下载控制电路51将对应于成组传输模式的命令组等输出到触发器中。
在本实施方式中，作为存储使微机进行规定的动作控制的控制程序用的电可改写的非易失性存储器，记载了闪速ROM，但是只要可进行数据的写入，也可采用其他的PROM。
在本实施方式中，内部闪速ROM10也可一体地集成到控制装置100中，或者也可以是在封装时将多个半导体芯片集成为一个的多芯片封装。
在本实施方式中，外围设备并不限于CD-ROM驱动装置，只要与计算机连接而可以进行数据的交换，也可以是任何的设备。例如，也可以是MD和DVD-RAM等的光盘驱动装置或MO等的光磁盘驱动装置、硬盘等的磁盘驱动装置等。进一步，并不限于这种信息存储装置，例如，也可是打印机等输出装置或扫描仪等读取装置、调制解调器或者LAN等通信装置等。

Claims (7)

1.一种控制装置，其特征在于，包括：
可电改写的内部非易失性存储器，其用于存储使微机进行规定的动作控制的动作程序；
内部接口，其控制与所述内部非易失性存储器的输入输出；
外部接口，其控制与外部非易失性存储器的输入输出；
下载电路，其进行控制，以便反复进行以下动作：根据来自外部的指示，经所述外部接口以规定的地址为单位读出存储在所述外部非易失性存储器中的数据，并经所述内部接口以所述规定的地址为单位向所述内部非易失性存储器写入所述数据；
在所述下载电路根据来自外部的所述指示而动作的过程中，所述微机为休眠状态，所述内部接口切断所述内部非易失性存储器和所述微机的连接。
2.根据权利要求1所述的控制装置，其特征在于，
所述下载电路具有：触发器，其用于维持向所述内部非易失性存储器写入所述数据中的状态；和计数器，其管理向所述内部非易失性存储器的数据的写入时间。
3.根据权利要求1所述的控制装置，其特征在于，
具有内部非易失性的第一命令寄存器，其存储了读出存储在所述外部非易失性存储器中的数据用的命令组。
4.根据权利要求1所述的控制装置，其特征在于，
具有第二命令寄存器，其存储向所述内部非易失性存储器写入所述数据用的命令组。
5.根据权利要求1～4中任一项所述的控制装置，其特征在于，
具有通常端子，其在所述下载电路不动作时用于与外部的信号的互换；
所述外部非易失性存储器和所述外部接口间的至少一部分的外部端子是所述通常端子的一部分或全部。
6.根据权利要求5所述的控制装置，其特征在于，所述外部非易失性存储器中具有供给电源的端子。
7.根据权利要求5所述的控制装置，其特征在于，所述外部非易失性存储器是串行存储器。
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