CN1314094C - 封装对准结构 - Google Patents

Abstract

本发明公开一种封装对准结构，包括：一第一基板；多个导电引脚位于上述第一基板上；一第二基板位于上述第一基板相对处；多个导电凸块位于上述第二基板上且位于上述导电引脚相对处；以及至少两个隔离块位于上述第一基板上且位于上述导电引脚的两侧，且与这些导电引脚相距一固定距离，使这些导电凸块与这些隔离块间的距离小于等于一对准偏移时所能允许的最大偏移值，且这些隔离块的高度高于对准压合后这些导电凸块的底部，且低于对准压合后这些导电凸块的顶端。

Description

封装对准结构

技术领域

本发明有关一种封装结构，且特别有关一种封装对准结构，此封装对准结构用以提高对准不合格产品检出率，其利用一隔离块使对准不合格产品无法压合，使此对准不合格产品于检测时可更明显地与对准合格产品做区别，以提高对准不合格产品的检出率。

背景技术

集成电路、显示器等电子产品于制造完毕后，皆需与外界隔绝以避免污染，因此必须经封装处理加以保护与外界隔绝；且随电子产品的多任务需求，封装所扮演的角色已不限于元件的保护，有时也需藉由封装技术来使两元件相互连结，所以封装过程中的对准技术关系着产品整体的品质。

目前封装所常用的技术有载带自动键合(Tape Automated Bonding；简称TAB)、玻璃上芯片(Chip On Glass；简称COG)、板上芯片(Chip On Board；简称COB)、薄膜上芯片(Chip On Film；简称COF)等。

而封装中最常见的黏着材料为各向异性导电膜(Anisotropic ConductiveFilm，简称ACF)，主要成分为树脂(resin)与导电颗粒(conductive particles)，其中树脂为非导电材料，而导电颗粒则分散于树脂中，其直径约为3～5μm；其中导电颗粒的剖面图如图1所示，包含一金属膜2与一聚合物颗粒1，其中金属膜2包覆聚合物颗粒1，形成一具有弹性的导电颗粒3，其中金属膜2可为金、镍或锡等金属材料。

各向异性导电膜应用在各式封装技术中的方式皆类似，以各向异性导电膜应用在玻璃上芯片封装技术中为例，其作用方式如图2A所示，于一第一基板10表面上形成一导电引脚(lead)11，如金引脚，并于一第二基板20上形成一导电凸块(bump)21，如金凸块，且导电引脚11与导电凸块21相互对准，于第一基板10与第二基板20间涂布一各向异性导电膜5，其中各向异性导电膜5包含树脂4与导电颗粒3，而分散在树脂4中的部分导电颗粒3’与第一基板10的导电引脚11与第二基板20的导电凸块21接触，形成垂直方向导通，并控制导电颗粒3于树脂4中的浓度使平行方向无法导通，此即为各向异性导电膜的名称由来与作用方式。

相对于完全对准的图2A所示，图2B为对准偏移的情况，虽然对准已失准，但因第二基板20的导电凸块21与第一基板10的导电引脚11依然可以藉由各向异性导电膜的部分导电颗粒3’形成导电通路，故虽对准偏移产品却依然可以测出电性值，若对准偏移值已超过可容许的最大偏移值时，有时依然可导通，换句话说，对准不合格产品已无法藉由电性量测检出，使不合格产品的检出率下降。

另外，也有不使用导电颗粒的黏着材料，称为非导电颗粒(Non-Conductive Particle，简称NCP)胶，如图3A所示，其导电方式是第一基板10的导电引脚11与第二基板20的导电凸块21直接接触，不经导电颗粒形成电路耦接，但依然也会发生上述对准偏移值已超过可容许的最大偏移值时依然可导通的缺点，如图3B所示，第一基板10的导电引脚11与第二基板20的导电凸块21在对准偏移的情况中仍然会形成电接触。

所以研发出一种在对准偏移且其偏移值已超过可容许的最大偏移值时可使电路不导通的结构，以使对准不合格产品可检测出，此为一相当重要的课题。

发明内容

有鉴于此，本发明的目的就是提供一种封装对准结构，该结构可使对准不合格产品藉由检测检验出，以提高对准不合格产品的检出率。

为达上述目的，本发明提供一种封装对准结构，包括：第一基板；多个导电引脚位于上述第一基板上；第二基板位于上述第一基板相对处；多个导电凸块位于上述第二基板上且位于上述导电引脚相对处；以及至少两个隔离块位于上述第一基板上且位于上述导电引脚的两侧，且与最相近的这些导电引脚相距固定距离，且这些隔离块的高度高于对准压合后这些导电凸块的底部，且低于对准压合后这些导电凸块的顶端，其中可依据该固定距离测量这些导电凸块与这些隔离块间的偏移值。

为达上述目的，本发明提供尚另一种封装对准结构，包括：第一基板；多个导电引脚位于上述第一基板上；第二基板位于上述第一基板相对处；多个导电凸块位于上述第二基板上且位于上述导电引脚相对处；以及至少第一隔离块与至少第二隔离块位于该第一基板上且分别位于这些导电引脚的一侧和另一侧，且与最近的导电凸块分别相隔第一距离和第二距离，在完全对准时，该第一距离与该第二距离分别小于或等于对准偏移时所能允许的最大偏移值，且这些隔离块的高度高于对准压合后这些导电凸块的底部，且低于对准压合后这些导电凸块的顶端。

当对准偏移值已超过对准偏移所能容许的最大偏移值时，此时隔离块会挡住导电凸块，使导电凸块与导电引脚无法压合而无法形成导电耦接。此时利用电性量测方式即可获知产品已对准偏移且失准程度已超过所能容许的最大偏移值，提高对准不合格产品的检出率。

此外，本发明的封装对准结构可应用在载带自动键合(Tape AutomatedBonding；简称TAB)、玻璃上芯片(Chip On Glass；简称COG)、板上芯片(ChipOn Board；简称COB)与薄膜上芯片(Chip On Film；简称COF)等封装技术中，是一种应用范围广泛的发明。

附图说明

图1为一各向异性导电膜的导电颗粒的剖面图；

图2A～2B为一系列剖面图，用以说明现有技术中以各向异性导电膜作为黏着材料的封装对准与失准；

图3A～3B为一系列剖面图，用以说明现有技术中以非导电颗粒胶作为黏着材料的封装对准与失准；

图4A～4C为一系列剖面图，用以说明本发明一优选实施例中以各向异性导电膜作为黏着材料的封装对准与失准；

图5A～5C为一系列剖面图，用以说明本发明一优选实施例中以非导电颗粒胶作为黏着材料的封装对准与失准。

附图标记说明

1～聚合物颗粒             2～金属膜

3～导电颗粒               3’～被压缩的导电颗粒

4～树脂                   5～各向异性导电膜

10～第一基板              11～导电引脚

20～第二基板              21～导电凸块

22～导电凸块顶端          23～导电凸块底部

50～隔离块

X～对准偏移时所能容许的最大偏移值

具体实施方式

为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举出优选实施例，并配合附图，作详细说明如下。

本发明的封装对准结构可应用在载带自动键合(Tape AutomatedBonding；简称TAB)、玻璃上芯片(Chip On Glass；简称COG)、板上芯片(ChipOn Board；简称COB)与薄膜上芯片(Chip On Film；简称COF)等封装技术中。下列以实施例1与实施例2分别说明黏着材料为各向异性导电膜与非导电颗粒胶的情况。

实施例1

请参阅图4A～4C，此封装为以各向异性导电膜作为黏着材料的封装结构，包含一第一基板10；多个导电引脚11位于第一基板10上；一第二基板20位于第一基板10相对处；多个导电凸块21位于第二基板20上且位于导电引脚11相对处；一各向异性导电膜5位于第一基板10与第二基板20间。

其中该第一基板10为载带(tape)、玻璃基板、薄膜、印刷电路板或半导体基板；而导电引脚为金属，如金、镍或锡等；第二基板20为载带(tape)、玻璃基板、薄膜、印刷电路板或半导体基板；而导电凸块为金属，如金、镍或锡等；且隔离块为绝缘材料，如树脂等。

该各向异性导电膜5包括一树脂4、多个导电颗粒3与被导电引脚11及导电凸块21压缩的导电颗粒3’，这些被压缩的导电颗粒3’会使导电引脚11及导电凸块21形成电耦接；以及至少二个隔离块50位于第一基板10上，这些隔离块50的高度高于对准压合后导电凸块底部23，且低于对准压合后导电凸块顶端22，且与这些导电凸块21相距一对准偏移时所能容许的最大偏移值X，意即在完全对准时偏移值为0，而在对准不完全时，偏移值小于或等于X时是可容许的范围，但若偏移值超过X时，则为对准偏移的不合格产品。

图4A为完全对准时的剖面图；图4B为对准偏移，但依然在可容许的偏移值X内时的剖面图；图4C为对准偏移且超过可容许的偏移值X时的剖面图。

在图4B中显示第一基板10与第二基板20对准偏移，且其对准偏移值小于或等于X，表示对准偏移值依然在可容许的偏移值X内时，此时，隔离块50并不会挡住导电凸块21，第一基板10与第二基板20依然可正常压合，故导电凸块21与导电引脚11依然可藉由导电颗粒3’形成导电耦接。

在图4C中显示第一基板10与第二基板20对准偏移，且其对准偏移值大于X，表示对准偏移值已超过可容许的偏移值X，此时，隔离块50会挡住导电凸块21，使第一基板10与第二基板20无法正常压合，故导电凸块21与导电引脚11无法藉由导电颗粒3’形成导电耦接。此时利用电性量测方式即可获知产品已对准偏移且已超过可容许的偏移值X，进而提高不合格产品的检出率。

实施例2

请参阅图5A～5C，此封装以非导电颗粒胶作为黏着材料的封装结构，包含一第一基板10；多个导电引脚11位于第一基板10上；一第二基板20位于第一基板10相对处；多个导电凸块21位于第二基板20上且位于导电引脚11相对处；以及至少二个隔离块50位于第一基板10上。

其中该第一基板10为载带(tape)、玻璃基板、薄膜、印刷电路板或半导体基板；而导电引脚为金属，如金、镍或锡等；第二基板20为载带(tape)、玻璃基板、薄膜、印刷电路板或半导体基板；而导电凸块为金属，如金、镍或锡等；且隔离块为绝缘材料，如树脂等。

这些隔离块50的高度高于对准压合后导电凸块底部23，且低于对准压合后导电凸块顶端22，且这些导电凸块21相距一对准偏移时所能容许的最大偏移值X，意即在完全对准时偏移值为0，而在对准不完全时，偏移值小于或等于X时是可容许的范围，但若偏移值超过X时，则为对准偏移的不合格产品。

图5A为完全对准时的剖面图；图5B为对准偏移，但依然在可容许的偏移值X内时的剖面图；图5C为对准偏移且超过可容许的偏移值X时的剖面图。

在图5B中显示第一基板10与第二基板20对准偏移，且其对准偏移值小于或等于X，表示对准偏移值依然在可容许的偏移值X内时，此时，隔离块50并不会挡住导电凸块21，第一基板10与第二基板20依然可正常压合，故导电凸块21与导电引脚11依然可形成导电耦接。

在图5C中显示第一基板10与第二基板20对准偏移，且其对准偏移值大于X，表示对准偏移值已超过可容许的偏移值X，此时，隔离块50会挡住导电凸块21，使第一基板10与第二基板20无法正常压合，故导电凸块21与导电引脚11无法形成导电耦接。此时利用电性量测方式即可获知产品已对准偏移且已超过可容许的偏移值X，进而提高不合格产品的检出率。

虽然本发明已揭露优选实施例如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的情况下，可作些许的更动与润饰，因此本发明的保护范围当以所附权利要求所确定的为准。

Claims (11)

1.一种封装对准结构，包括：

第一基板；

多个导电引脚位于上述第一基板上；

第二基板位于上述第一基板相对处；

多个导电凸块位于上述第二基板上且位于上述导电引脚相对处；以及

至少两个隔离块位于上述第一基板上且位于上述导电引脚的两侧，且与最相近的这些导电引脚相距固定距离，且这些隔离块的高度高于对准压合后这些导电凸块的底部，且低于对准压合后这些导电凸块的顶端，

其中可依据该固定距离测量这些导电凸块与这些隔离块间的偏移值。

2.如权利要求1所述的封装对准结构，其中于第一基板与第二基板间还包含各向异性导电膜，且该各向异性导电膜包括多个导电颗粒。

3.如权利要求1所述的封装对准结构，其中于第一基板与第二基板间还包含非导电颗粒胶。

4.如权利要求1所述的封装对准结构，其中这些隔离块位于全部导电引脚的两侧。

5.如权利要求1所述的封装对准结构，其中该隔离块为绝缘材料。

6.如权利要求1所述的封装对准结构，其中该隔离块为树脂。

7.一种封装对准结构，包括：

第一基板；

多个导电引脚位于上述第一基板上；

第二基板位于上述第一基板相对处；

多个导电凸块位于上述第二基板上且位于上述导电引脚相对处；以及

至少第一隔离块与至少第二隔离块位于该第一基板上且分别位于这些导电引脚的一侧和另一侧，且与最近的导电凸块分别相隔第一距离和第二距离，在完全对准时，该第一距离与该第二距离分别小于或等于不对准时所能允许的最大偏移值，且这些隔离块的高度高于对准压合后这些导电凸块的底部，且低于对准压合后这些导电凸块的顶端。

8.如权利要求7所述的封装对准结构，其中于第一基板与第二基板间还包含各向异性导电膜，且该各向异性导电膜包括多个导电颗粒。

9.如权利要求7所述的封装对准结构，其中于第一基板与第二基板间还包含非导电颗粒胶。

10.如权利要求7所述的封装对准结构，其中该隔离块为绝缘材料。

11.如权利要求10所述的封装对准结构，其中该隔离块为树脂。

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