CN1303521A - 制造微模块方法和制造含有微模块的存储媒体的方法 - Google Patents

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J·C·菲达尔戈
O·布鲁尼特
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Abstract

本发明提出了一种制造带有凸形连接的由集成电路芯片组成的微模块的方法。凸形连接经条形导体电气联接至触片。所述方法包括下列步骤:在绝缘材料带上制造一种导电的印刷物,形成由触片和条形导体构成的可重复的图案,然后依照次序,将集成电路芯片转移到事先印刷出的图案,切开图案使其与其余部分分离,得到构成微模块媒体的绝缘基底,在芯片上覆盖保护性树脂复层。设计制造的微模块将插入一个芯片卡型的存储媒体。此外,所述方法能诊快速和低成本地连续生产微模块。

Description

制造微模块方法和制造含有微模块的存储媒体的方法
本发明涉及制造一种设计用作插入芯片卡型存储媒体的微模块。还涉及制造一种带有外露触点的芯片卡型存储媒体的方法。
芯片卡用于进行各种功能操作，例如银行业务，电话通讯或各种辨别操作。
带有触点的卡有显露在卡表面、位于卡体精确位置、被通用的标准ISO 7816限定的喷镀金属。这些喷镀金属设计用作与阅读器的阅读头接触以便进行数据的电子传输。
目前所生产的芯片卡是很薄的轻便物体，其尺寸是标准化的。通用标准ISO 7810对应于卡的标准格式，长85毫米，宽54毫米，和0.76厚。
有多种芯片卡的制造方法，大部分的方法是基于将集成电路芯片用传统方法装配成一个称作微模块的部件。
图1所显示的传统方法包括将带有触片22的工作面朝上放置进行粘合集成电路芯片20，然后将背面粘合到绝缘承载板28。绝缘板28本身置于由镀镍或镀金铜板制作的网格触点组24上。连接井21在绝缘板28上制造，连接导线26将芯片20的触片22通过连接井21连接到网格触点24的接触区。最后，用环氧树脂基的封装树脂30保护芯片20和与之连接的导线26。接着模块被切断并插入已修饰好的卡体的空腔。
但是，这种方法存在价格高的缺点。这是因为铜、镍和金的喷镀金属相当大地提高了卡的生产成本。而且生产步骤也多。
因此，本发明的一个目标是以低成本生产芯片卡。
不需中间微模块生产步骤的芯片卡生产方法已经加以研究以达到降低卡的生产成本的目的。首个解决方法，如法国专利申请FR2671416,FR2671417，和FR2671418所介绍的，其包括将集成电路芯片直接插入卡体。为此，将卡承载板局部软化并将芯片压入软化区。因此无须在卡体加工出空腔来。按照这种技术得到的卡的示意图可从图2的上部看到。这样制作的芯片20其触片22暴露于卡10的表面。接下来，丝网印刷(serigraphy)可以在同一表面印刷出接触区25和能够将接触区25连接到芯片20的触片22的导电轨迹27。然后用保护性清漆涂到芯片20上以及芯片触片22之间的连接和导电轨迹27上。
然而，这个解决办法有多个缺点。首先，这个方法仅适用于非常小尺寸的芯片。而且丝网印刷技术用于接触区25和互连轨迹27是难以实现的，这是因为轨迹27在芯片20的触片22上的定位要求有非常高的指示精度，这必须用计算机辅助视觉(CAV)来控制。这种限制不利于该制造方法的产量和效率。
而且芯片需要有完全的定位使其的触片22与卡的侧边平行并使接触区25平行于卡的侧边。但是，当该芯片置于局部的软化区时不容易将其准确定位。当芯片卡的接触区轻微偏斜一个角度时则注定了要破碎。
接下来，这个方法更难以应用到工业生产。此外注定要破碎的卡的比例仍然高企造成生产成本的提高。
使用尚不成熟(chrysalis)技术的另一个解决办法由于其降低芯片卡的生产成本而受到关注。该技术是通过模压制互连装置(MID)这类方法来实现电气传导轨迹的应用。许多与这个技术相关的方法已经是专利申请登记的主题，特别地，欧洲专利局的专利申请EP-A-0 753 827,EP-A-0 688 050和EP-A-0 688 051介绍了制造和装配一种集成电路卡的方法。该卡有一个凹进处用于容纳集成电路。电气传导轨迹置于凹进处的底部和侧壁并与卡承载板表面形成的金属接触区连接。应用导电轨迹于凹进处可以采用三种不同的方式。
第一种方式是热压印，在可能镀有锡或镍的铜箔板涂上能够加热活化的胶，将其切开然后加热粘到凹进处。
第二种方式是用油漆滚在设计要有金属层的地方覆盖一层含有钯基催化剂的漆，然后利用电化学自动催化的方法，进行加热并通过沉淀铜和/或镍产生金属膜。
第三种方式根据激光全息图进行石版蚀刻(lithoetching)。石版蚀刻制作出三维金属沉积并具有高精度和高分辨率。
然而，所有的导电轨迹应用方法过于复杂难以实现，因此价格昂贵，通常需要使用特殊的工具。
而且，接触区和其连接又是通过金属沉积铜和/或镍来制作，铜和镍是很贵的金属，其结果是卡的生产成本仍旧高企。
因此尚未成熟的技术采用的方法过于复杂以及所用的材料过于昂贵不能适应大规模的工业化生产。
为了克服前面提到的缺点，本发明提出了一种制作带有外露触点芯片卡型存储媒体的方法，其包括一微模块带有承接支撑膜的接触区，连接轨迹，和一连接到接触区的集成电路芯片。其特征在于，包括下列步骤，
-接触区和连接轨迹的制作是通过在支撑膜上进行导电油墨印刷；
-支撑膜会变形所以连接轨迹至少要部分处于接触区的下层。
本方法的第一步具有的优点是一次就可以制作大量的触点和连接轨迹。
当然下层和接触区之间的空间要足够容纳芯片并使其能够用封装材料来覆盖。
连接轨迹和触点处于同一表面，这种布置避免了额外的工作。
作为一种变化，本方法还包括下列步骤，在变形之前固定和连接芯片，然后将支承膜用带有凹进部的模具压入卡体的空腔使其变形。
按照另一种变化，本方法还包括在变形之后连接芯片。
在第一种情形，支撑膜被模具压入并粘接到事先在卡体形成的空腔。芯片然后进行连接，膜被固定在空腔。
在第二种情形，为了变形，支撑膜被置于一个模具的空腔紧贴内壁，在将材料装入模具空腔之后，在面对具有互补形状空腔冲模的材料压力下和/或在冲模的运动作用下，支撑膜变形。
为了克服前面提到的缺点，同时保持相同的精神，本发明还提出了一种以低成本制造微模块的方法，不再使用贵的金属材料如，铜，镍，或金。
因此，本发明的目标还是一种制造微模块的方法，微模块包括带有用导电轨迹电气连接到接触区的触点的集成电路芯片。其特征在于，包括下列步骤，
-在绝缘条带上实现导电油墨印刷是为了形成有可重复的由接触区和导电轨迹构成的图案。然后，依照顺序，
-转移集成电路芯片到事前印刷的图案，
-切开图案并与其它部分分离以得到绝缘基底形成微模块的支承；
-用保护树脂封装芯片。
构成触点的导电油墨具有与铜、镍或金等传统用作金属膜的材料相比相当优越的价格。较低的价格是由于这个方法是添加而不是删减的。是因为油墨只是沉积在实际上需要的地方。正相反，在传统的情况下，开始点是整个条带，再除去不需要的东西，这对一种含有金属膜之间“空闲”面积的图案是一种代价。此外按照本发明的方法是快速的，假设可以连续地实现并利用自动带传递(ATT)概念来进行基底尺度的度量。
本发明另一个目标涉及到制造带有外露触点的芯片卡型存储媒体的方法，包括按照本发明的微模块制造方法生产微模块，其特征在于，包括，
-提供带有倾斜内壁空腔的卡体；
-将微模块转移到空腔，通过加压黏结使微模块的支承基底依照空腔的形状变形，使空腔内的芯片和微模块的导电轨迹以及暴露在卡体表面的接触区能够定位；
-在空腔沉淀保护树脂。
本发明的另一个目标涉及到制造带有外露触点的芯片卡型存储媒体方法的另一个实施例，其包括一个嵌入卡体的集成电路芯片，并有通过导电轨迹连接到接触区的触点，其特征在于，
-所述导电轨迹和接触区形成一个图案，其事先通过将导电油墨按照本发明的第一个发明目标的方法印刷到绝缘带上，再将其切开以得到形成支承的绝缘基底，其中，本发明还有下列步骤，
-提供带有倾斜内壁空腔的卡体；
-将预先切下的基底转移到空腔，在压力下进行粘接，使其依照空腔的形状变形，使导电轨迹沿空腔的壁和底排列，接触区暴露在卡体的表面；
-转移集成电路芯片至空腔的底部预先印好的图形；
-在空腔沉积保护性树脂。
本发明的其它特点和优点通过阅读说明性的而不是限制性的示例给出的说明和参考附图将有清楚的表现，其中，
图1，已经介绍过的，是显示传统的制造带有触点的芯片卡方法的横截面图；
图2，已经介绍过的，是按照现有技术制造的芯片卡的顶视图；
图3显示根据本发明方法为了连续制造微模块而生产的带有图案的条带；
图4A是带有通过导电油墨印刷得到的图案的基底的顶视图；
图4B和4C，分别是按照本发明微模块的顶视图和截面图；
图4D和4E，分别是按照本发明另一微模块的顶视图和截面图；
图4F和4G，是带有导电油墨印刷图案的基底的两个顶视图，芯片分别转移到基底，然后用导线连接到图案；
图5A和5B，是制造中的芯片卡的两个截面图，其中有按照本发明插入的微模块；
图6A和6B，是制造中的另一芯片卡的两个截面图。
图3示意地显示带有图案的条带170，将其设计为可以连续地生产微模块。这个条带由绝缘材料构成，有沿其一条纵边分布或沿其两条纵边分布的有规律的孔160，这些孔被齿轮自动带传送系统用来传送条带。使用自动带传送(ATT)的概念来度量微模块基底使其能够以较小的节距工作。例如两个图案130之间的距离可以是9.5毫米。
条带还可以用滚轮传送系统来传送，用色标来代替打孔，在制作图案的同时就印出来，它的作用是为光学装置作指示。
按照本发明的微模块制造方法包括首先在条带170通过导电油墨印刷生产有可重复的图案130。该可重复图案130，一方面是由连接端子块的接触区131构成，另一方面是由能够在集成电路芯片的接触片和接触区131之间建立电气连接的导电轨迹132构成。
因此，绝缘条带170使其可以根据在条带上重复印刷的图案130和转移并连接到各个图案的集成电路芯片连续地制造微模块。绝缘条带170因此构成了对集成电路芯片的主要支承，而集成电路芯片则是微模块的心脏。
在一个变化的实施例，图案可以在单板上印刷，图案的印刷也可以在不连续的条带上进行。
下面进行的步骤是属于传统的微模块制造方法。因此，树脂滴落在可以封装芯片和芯片连接的地方，然后，如果必要，将树脂滴成平整的预定高度，最后微模块与其它部分的条带分开。
当然，微模块的制造步骤不限于以这种次序进行。事实上在进行集成电路芯片进行转移之前，各个印刷的图案130可以非常容易地切断，与条带170的其余部分分开。可以得到如图4中顶视图所示的绝缘基底150。该基底150形成了对先前印刷的连接端子块以及与之连接的导电互连轨迹132的支承，连接端子块是由接触区131构成的。
设置导电互连轨迹132是为了能够将集成电路芯片的接触片连接到有关的接触区131。
用来形成接触区131和导电轨迹132的导电油墨印刷可以按照各种技术来实现。
在第一个实施例，实现导电油墨印刷是通过填塞移印(tampography)技术。为此一种油墨盒使导电油墨以所希望的图案转移到绝缘带170的表面。这种技术可以通过朝卡作垂直运动的盒或通过作旋转运动来实现。
在第二个实施例，导电油墨印刷的实现是通过胶版印刷技术，其使用了油墨管，具有要印制的凹空或浮凸图案的塑料或金属板，和毛毯型滚轮将油墨转移到卡。
在第三个实施例，导电油墨印刷使用了油墨喷射印刷技术。传统上，油墨喷射印刷技术的实现可以通过两种不同的著名的方式，不是用偏转连续油墨喷射就是用所谓的供需平衡程序。
在另一个实施例，导电油墨印刷的实现是通过丝网印刷(serigraphy)。
使用不同的印刷技术可以使用不同的导电油墨，因此，导电油墨可以由溶剂基油墨组成，其包括塑料树脂溶入了带有导电电荷(金属粒子)的溶剂，通过溶剂的蒸发来硬化。油墨还可以是一种或两种组分的热固性油墨，可以是在紫外线(UV)辐射下聚合的油墨，一种焊膏型化合物或金属合金。
至于芯片，按照三种不同的固定形式，即可以直接转移到条带170，也可以转移到予先切下的基底150。
第一个程序包括按照‘倒置片’型固定来转移芯片。这种形式的固定已是非常有名并在图4B和图4C的顶视图和截面图中加以显示。在图4C和在下面介绍的图4E,5A,5B,6A,和6B的截面图，连接端子块的接触区131和导电轨迹132用一根粗黑线来表示以帮助理解。但是可假定它们是通过导电油墨印刷得到的。实际中的厚度是微不足道。
进行芯片200的转移是将其颠倒，将带有触片220的工作面对着基底150。下一步是将接触片220贴到印刷出的导电轨迹132上而无须使用导线。在这种情况下互连轨迹132必须精确地印制和处于集成电路芯片200的接触片20的准确位置。
在图4C所示的示例，芯片200通过各向异性的导电胶连接到导电轨迹132，导电胶为人熟知常用于无源元件的表面固定。这是由于该胶350包含可弹性变形的导电粒子，当接触片220和导电轨迹132之间受到压缩，在其它方向(x,y)设有绝缘时，沿z轴(即厚度方向)可以建立电子传导。
在一个变化的实施例，电气连接可以通过由事先沉积在芯片的接触片220上的导电胶构成的突出物在芯片转移时受热恢复活性来建立。
在芯片和导电轨迹之间建立电气连接的另一个方式可以在芯片的接触片设置由导电材料构成的希望可改善电气连接的突出物，然后在用于印刷图案的导电油墨完成聚合化之前，将芯片贴到前面印刷出的图案上。在印刷图案的导电油墨进行聚合期间，芯片的固定和连接同步发生。
最后，在通过印刷金属合金制作导电轨迹132的地方，可以观察到芯片在一个结合步骤同时进行固定和连接。对此，由低熔点金属合金制作的突出物在芯片的接触片上产生，在芯片转移的时候重新熔化以便将其联结到导电轨迹。
进行芯片的转移的第二个程序包括将芯片向上的工作表面粘接到接触片。这种类型的固定在图4D和图4E给以说明，其示意性地显示出芯片200转移到的事先印刷并切断的基底150的各顶视图和截面图。
在这种情况下，互连的轨迹132接近提供给芯片200的位置，使用绝缘胶500将芯片200的相对面粘接到工作面。例如，所用的胶水是在暴露于紫外光辐照的作用下发生交联的粘接剂。粘接作业的速度能够相当的高，因为一小时可以粘接5到6千芯片。
在第二步，实现芯片200的接触片220和导电轨迹132之间的电气联接。进行这些联接是通过施加导电树脂400到芯片的接触片220和连接轨迹132之上。导电树脂400例如可以是被如银粒子的导电粒子充填的可聚合胶。该第二步可以芯片粘接步骤同样的高速进行。这两个粘接和连接步骤用同样的设备进行。
刚介绍过的图4D和图4E示意性地显示了各接触区位于相对芯片接触片的结构。另一方面，当按照包含传统接线方式的第三程序，进行芯片固定，有必要使用如图4F和4G示意性所示和如欧洲专利申请EP-A-0 753 827所介绍的交叉指型图案。该交叉指型图案可能使与芯片200的接触片220有联系的各接触区131的导电轨迹接近该接触片，因此防止了连接导线260出现互相纠缠。图4F很详细地描述了芯片200转移到的交叉指型图案。图4G还描绘了图案和芯片的接触片之间的连接线260。
一旦转移，芯片200下一步用树脂351进行封装。该树脂351可保护芯片免受机械的和天气的损害。这种树脂的使用是完全随意的(见图4C和4E)。
图5A和图5B描绘了按照本发明制造带有外露触点的芯片卡型存储媒体的方法的步骤。
这实施例包括将在预先切开的绝缘基底150上先前形成的微模块转移到卡体100的空腔120内。卡体100的制作是按照传统的办法，如注射塑料材料到模具内。为得到空腔120即可以在卡体铣削，也可以注射制造卡体的同时得到，这是很经济的。
微模块的基底180被转移到卡体的空腔120内，所以支承基底150的形状依照空腔的形状。对此，基底150与绝缘带170的其余部分分离成为有足够的易变形性的材料在微模块插入时很容易变形。这种易变形的材料也可以非常便宜。它可以从下面不是很详尽的材料实例一览表中选出：聚氯乙烯(PVC)、丙烯睛-丁二烯-苯乙烯三元共聚物(ABS)、聚苯乙烯(PS)、聚对苯二甲酸乙二酯(PET)、聚乙烯(PE)、聚碳酸酯(PC)、聚丙烯(PP)、纸或纤维素派生物。
为了帮助安装微模块180到空腔内120，空腔有足够小的深度，最好在100到600微米之间，如在数量级300微米。此外，为了正确地固定微模块，空腔120的壁一定不可近乎垂直，但只能倾斜一个倾角，最好是5°到30°。
在图5A的示例中空腔是环状的。它有第一个水平面限定在第一个圆121的内侧，并形成了空腔的底部，深度在100到600微米之间。第二个倾斜面限定在第二个圆122的内侧，与第一个圆同心。但直径较大。并构成了空腔120的壁。第三个水平面也限定在第三个圆123的内侧，与第一和第二个圆同心，直径更大一点。第三个平面的深度要超过基底150的厚度，故先前印刷到基底150上的接触区131暴露于卡体100的表面。第三个表面的深度最好在50到100微米之间。当然，空腔的形状不限于圆，可以是容易简单的矩形，宝石形，八边形，和任何其它的形状。
空腔的底部设计为容纳带有用保护性树脂封装集成电路芯片200和导电轨迹132的微模块。
微模块180的基底150用器具500粘接到空腔120，如用压机，其形状适合于空腔的形状。基底具有足够的易变形性，因此将其用该器具500压入是为了让其适应空腔的形状。而且，为了避免在将微模块180压入空腔120的步骤中集成电路块200损坏，器具500有一个具有芯片200尺寸的凹进部510。以这种方式芯片不承受压力而基底150承受。
在空腔120的底部粘接基底150可以使用一种能够在加热或冷却下活化的黏合剂来进行。这种黏合剂即可以在微模块180转移时放入空腔120，也可以在制作微模块之前涂到绝缘基底150，然后在微模块转移时加热活化，或恰好在微模块插入之前加到绝缘基底150的表面。]
绝缘基底150的材料也能够选择以便能够得到与卡100的组成材料优良的粘接，不用粘接剂只是靠加热条件下的简单的加压，或另外用超声波或高频连接。
在一个变化的实施例，微模块也可以在切开之前或之后进行热成形。有助于转移和粘接操作。
芯片卡的制作方法的最后一步包括沉积树脂300到空腔120以便保护微模块100和导电轨迹132免于天气和机械应力的影响。沉积封装树脂使其与卡体100的表面平齐。此外，必须与微模块180的芯片的封装树脂351一致或兼容。
图6A和6B显示了根据另一个实施例的制作带有外露触点芯片卡型存储媒体的方法的步骤。
在这个实施例，微模块在插入之前没有完全完成。实际上，带有先前印刷的图案的基底150在转移芯片之前已与图案条带170的其余部分分开。然后利用器具500如压机，基底150被置于卡体100的空腔120之内。其形状适应空腔的形状。在制作的这个阶段，假设芯片还没有转移到印刷完的并分离的基底，压机500不需要有凹进部来保护芯片。因此压力作用到基底150的整个表面是均匀的。
在空腔120粘合基底的模式与前面介绍一样。与按照第一个实施例的芯片卡的制造方法比较，仅有的差别在于这个事实即芯片没有同时转移到印刷的图案上。
基底150转移到空腔内，故接触区131暴露在卡体100的表面。连接到接触区的导电轨迹132沿着空腔120的壁和底部排列。
芯片200接着转移到空腔底部之内并连接到导电轨迹132。其可以按照前面结合图4B和4G介绍的三种固定方式进行固定。
芯片卡的制造方法的最后步骤包括在空腔120沉积树脂，其为了保护芯片200和其与导电轨迹132的连接免受天气和机械应力的影响。
该封装树脂300进行沉积为了使之与卡体100的表面平齐。它还必须与当芯片转移时所用胶粘剂兼容。
在一个变化的实施例，微模块180或带有预先印刷的尚无芯片的图案的绝缘基底150在注射成形过程中插入存储媒体的机体中。为此，基底150与条带170的其余部分分离，切至微模块的最终尺寸。该基底，带有或不带有转移的芯片，下一步在注射模中进行夹紧，为了在注射卡体组成材料的过程中能够将其定位和得到密封，故被注入材料不在模块和模具之间通过和不覆盖预先印刷的连接区，夹紧可以通过吸入法或静电法来实施。卡体的组成材料接着被注入。
用固定注入模进行注射的地方，在注入材料的压力下，基底具有模具的形状。
在用移动注入模的地方，首先材料被注入，然后即刻被推动到达空腔形状的适当位置，基底因而变形。在注射过程的终点，得到带有依所希望的空腔轮廓形成的模块的卡，其电气接头暴露在外。
在一变化的实施例，微模块180的基底150也可以有开在厚度上的孔。这些孔使封装树脂300直接与卡体材料直接接触，因此为空腔120内的模块提供了锚接点。另外孔可以帮助清除卡体的空腔和基底之间存在的气泡。

Claims (20)

1．一制造微模块(180)的方法，所述微模块包括一带有接触片(220)的集成电路芯片(200)，所述接触片通过导电轨迹(132)电气连接到接触区(131)，其特征在于，其包括下列步骤，
-在绝缘材料带(170)上实现导电油墨印刷使之形成可重复的图案(130)，其由所述接触区(131)和所述导电轨迹(132)构成；
然后，依序，
-将所述集成电路芯片(200)转移到所述事先印刷的图案(130)；
-切开所述图案(130)，将其与所述带(170)的其余部分分离，以得到构成所述微模块(180)支承的绝缘基底(150)；
-用保护树脂(351)封装所述芯片(200)。
2．如权利要求1所述方法，其特征在于，所述绝缘带(170)由易变形的材料组成，可选自下列材料：聚氯乙烯(PVC)，丙烯睛-丁二烯-苯乙烯三元共聚物(ABS)，聚苯乙烯(PS)，聚对苯二甲酸乙二酯(PET)，聚碳酸酯(PC)，聚丙烯(PP)，纸或纤维素派生物。
3．如权利要求1所述方法，其特征在于，所述导电油墨印刷使用可作转动或垂直运动的油墨盒，通过填塞移印方法实现。
4．如权利要求1所述方法，其特征在于，所述导电油墨印刷的实现是通过胶印工艺并使用毛毯型滚轮来将所述油墨转移到所述带(170)。
5．如权利要求1所述方法，其特征在于，所述导电油墨印刷的实现是通过油墨喷射。
6．如权利要求1所述方法，其特征在于，所述导电油墨印刷的实现是通过丝网印刷。
7．如权利要求3到6中任一项的所述方法，其特征在于，所述导电油墨可以是溶剂基油墨、由一种或二种组元组成的热固油墨、在紫外光辐照下可聚合的油墨、一种焊接膏或金属合金。
8．如权利要求1所述方法，其特征在于，所述带(170)通过一滚轮传送系统传送，其中有指示性色标，与图案(130)同时印制，可由光学装置用作指示符号。
9．一种制造带有外露触点芯片卡型存储媒体的方法，其包括一按照权利要求1到8中任一项的所述方法制造的微模块(180)，其特征在于，其包括，
-提供带有倾斜内壁空腔(120)的卡体(100)；
-通过加压粘接将所述微模块(180)转移到所述空腔(120)内，故所述微模块(180)的所述支承基底(150)遵循所述空腔(120)的形状，使在所述空腔(120)内所述微模块(180)的所述芯片(200)和所述导电轨迹(132)、和暴露于所述卡体的所述表面的所述接触区(131)定位；
-在所述空腔(120)沉积保护性树脂(300)；
10．如权利要求9所述方法，其特征在于，在所述微模块(180)转移到所述空腔(120)时，所施加给所述微模块的压力是通过一种器具(500)来进行，其形状适应于所述空腔的形状并有一凹进部(510)用作保护所述芯片(200)。
11．一种制造带有外露触点芯片卡型存储媒体的方法，其包括一嵌入卡体(100)的集成电路芯片(200)，其有接触片(220)并通过所述导电轨迹(132)连接到接触区(131)，其特征在于，
-所述导电轨迹(132)和所述接触区(131)构成图案(130)，其按照权利要求1到7中任一项事先在绝缘带(170)上导电油墨印刷来制作，然后被切开以得到形成支承的绝缘基底(150)，其中，所述方法还有下列步骤；
-提供带有倾斜内壁空腔(120)的卡体(100)；
-通过加压粘接将所述预先切下的基底(150)转移到所述空腔(120)内，故所述支承基底(150)遵循所述空腔(120)的形状，使所述导电轨迹(132)沿所述空腔(120)的所述壁和所述底排列，和所述接触区(131)暴露于所述卡体(100)的所述表面；
-转移所述集成电路芯片(200)到所述空腔的所述底部的事先印刷的所述图案(130)；
-在所述空腔(120)沉积保护性树脂(300)。
12．如权利要求11所述方法，其特征在于，在所述基底(150)被转移到所述空腔(120)时，通过一器具(500)，将所述压力施加到所述基底，所述器具的形状适应于所述空腔的形状。
13．如权利要求9到11中的任一项的所述方法，其特征在于，所述空腔(120)的深度在100和600微米之间。
14．如权利要求9到12中的任一项的所述方法，其特征在于，所述空腔(120)的壁以倾斜角度5°到30°之间制作。
15．如权利要求1或11中的任一项的所述方法，其特征在于，所述芯片(200)按照‘倒置片’型固定方式被转移到事先印刷的图案(130)。
16．如权利要求1或11中的任一项的所述方法，其特征在于，所述芯片(200)被转移到事先印刷的所述图案(130)，是通过用一种绝缘胶(500)粘接相对面到工作面，并通过分布在所述芯片(200)的所述接触片和导电轨迹(132)上的导电树脂(400)进行连接。
17．如上面权利要求中的任一项的所述方法，其特征在于，所述绝缘基底(150)有打在厚度上的孔。
18．一种制造带有外露触点芯片卡型存储媒体的方法，其包括带有支撑膜支承接触区的微模块，连接轨迹和连接到接触区的集成电路芯片，其特征在于，有下列步骤，
-所述连接区和连接轨迹通过在所述支撑膜上导电油墨印刷来制作；
-所述支撑膜发生变形，故所述轨迹的至少一部分要位于所述连接区的下层。
19．如权利要求18所述制作方法，其特征在于，还有下列步骤，
-在变形前，固定和连接所述芯片，然后通过有凹进部的冲模将其压入卡体的空腔使所述支撑膜变形。
20．如权利要求18所述制作方法，其特征在于，所述芯片在所述支承变形之后进行连接。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2828333B1 (fr) * 2000-06-23 2003-11-07 Gemplus Card Int Procede d'isolation electrique de puces comportant des circuits integres par le depot d'une couche isolante
FR2817656B1 (fr) * 2000-12-05 2003-09-26 Gemplus Card Int Isolation electrique de microcircuits regroupes avant collage unitaire

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3466108D1 (en) * 1983-06-09 1987-10-15 Flonic Sa Method of producing memory cards, and cards obtained thereby
FR2580416B1 (fr) * 1985-04-12 1987-06-05 Radiotechnique Compelec Procede et dispositif pour fabriquer une carte d'identification electronique
FR2584235B1 (fr) * 1985-06-26 1988-04-22 Bull Sa Procede de montage d'un circuit integre sur un support, dispositif en resultant et son application a une carte a microcircuits electroniques
EP0598914B1 (en) * 1992-06-05 2000-10-11 Mitsui Chemicals, Inc. Three-dimensional printed circuit board, electronic circuit package using this board, and method for manufacturing this board
DE69512137T2 (de) * 1994-06-15 2000-05-25 Rue Cartes Et Systemes Paris D Herstellungsverfahren und Montage für IC-Karte.
FR2740935B1 (fr) * 1995-11-03 1997-12-05 Schlumberger Ind Sa Procede de fabrication d'un ensemble de modules electroniques pour cartes a memoire electronique
DE19618103C2 (de) * 1996-05-06 1998-05-14 Siemens Ag Chipkartenmodul mit Beschichtung aus leitfähigem Kunststoff und Verfahren zu dessen Herstellung
EP0824301A3 (en) * 1996-08-09 1999-08-11 Hitachi, Ltd. Printed circuit board, IC card, and manufacturing method thereof

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