CN1282245C - 具有部分嵌埋型解耦合电容的半导体芯片 - Google Patents

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Abstract

一种部分嵌埋型解耦合电容，设置成半导体芯片的集成部分，以降低delta-I噪声。半导体芯片包括多个嵌埋的金属层、一个钝化层，形成于多个嵌埋的金属层上方作为半导体芯片的最顶层以及多个焊垫，放置于钝化层上。一个表面平面型金属图案形成于钝化层上且经由多个焊垫中的一个或打开于钝化层上的一个通孔而电连接至多个嵌埋的金属层中的一层。表面平面型金属图案可连接至半导体芯片之电源层或接地层。因而，表面平面型金属图案作为一个电极、以其它层作为相反电极，且以夹在其间的钝化层作为介电层所组成。表面平面型金属图案还作为散热器，直接从半导体芯片内部散热。

Description

具有部分嵌埋型解耦合电容的半导体芯片
技术领域
本发明涉及一种半导体芯片，尤其涉及一种集成有用以在操作中降低delta-I噪声的部分嵌埋型解耦合电容的半导体芯片。
背景技术
在半导体芯片通常组态中，电源线与地线连通至集成电路中的逻辑闸。外界电源供应器提供电流，使之从电源线经过逻辑闸而最终流至地线。在逻辑闸的开关操作中，电流在短时间内发生大量的变化。电流中的变化因半导体芯片电阻性、电容性与可能的电感性本质而在电源线与地线的电压中造成delta-I噪声。
对于具有高电路集成度的半导体芯片以高速操作时而言，此现象变得更加显著。具体而言，在深次微米制程技术的领域中，电源供应电压降低至较低的位准，导致具有高电路集成度的半导体芯片对于delta-I噪声的敏感性增加。在此情况中，delta-I噪声对于半导体芯片的最大操作频率具有直接的反效果。
图1显示安装于引线框架上的通常半导体芯片的顶视图。如图1所示，半导体芯片10上设有多个焊垫11。焊垫11形成于身为半导体芯片10的最顶层的钝化层12上，且经由钝化层12上所打开的通孔而连接于下方对应的半导体芯片10的嵌埋的金属层(未图标)。每一焊垫11经由一个接合配线15连接至引线框架14的对应的端子13。
图2显示图1的等效电路的电路图。如图2所示，符号Vs代表用以支持引线框架14的母板(未图标)上的外界DC电源供应。符号Rt与Lp分别代表外界DC电源供应Vs与引线框架14间的等效电阻值与电感值。符号Cp1与Cp2都代表中频(mid-frequency)解耦合电容。关于接合配线15，其中每一条都具有等效电阻值Rw与电感值Lw以及连接于两相邻的接合配线15间的等效电阻值Rc。关于半导体芯片10，符号Ip代表在半导体芯片10中从电源线VDD流至地线VSS的电流，而符号Ccomp代表内建的高频解耦合电容。
从图2可见，接合配线15具有等效电感值Lw，造成delta-I噪声形成于半导体芯片10内部的逻辑闸的开关中。具体而言，当逻辑闸开关时，电流中的变化(以
Figure C0215680100061
表示)导致电压(以Δv代表)产生，如下列方程式所表示：
Δv = L w di dt
这种因delta-I噪声所造成的电压不稳定使得供应至半导体芯片10的使电源供应品质变差，因此抑制高速操作的可能性。
对付delta-I噪声的一种策略提议将解耦合电容插入半导体芯片10与接合配线15间。
图3显示具有现有的解耦合电容半导体芯片的顶视图。如图3所示，举例而言，使用二个多层陶瓷电容(Multi-Layer Ceramic Capacitor，MLCC)16作为解耦合电容。每一个MLCC16都串联于半导体芯片10的电源垫与接地垫间。每一个MLCC16的等效电路都包括彼此串联的一个电阻Rg、一个电感Lg与一个电容Cg，如图4所示。虽然MLCC16的添加可成功地降低delta-I噪声，但MLCC16的使用有至少两个缺点。首先，必须接合MLCC16至半导体芯片10的垫上。此MLCC的接合不仅增加整体制造步骤，也使得半导体芯片10的可靠性变差。此外，MLCC16的降低delta-I噪声的效率无可避免地受到等效电感Lg的限制。
为了避免这些缺点，采用现有的金属绝缘体金属(Metal-Insulator-Metal，MIM)制程以形成另一类型的解耦合电容。一般地，具有高电路集成度的半导体芯片包括有由绝缘体层所分离的多个嵌埋的金属层。这种金属层中的二层，例如在n层金属层芯片构造中的第n金属层与第(n-1)金属层，分别用作为电源金属层与接地金属层。依据MIM制程，一个额外的金属层嵌埋于电源金属层与接地金属层间的绝缘体层中，以与接地金属层一起工作为解耦合电容。图5显示具有MIM解耦合电容17的半导体芯片的等效电路的电路图。虽然相较于MLCC的使用而言，使用MIM解耦合电容17具有消除等效电感的优点，但半导体芯片的制造程序因MIM解耦合电容17的形成而变得更复杂。
发明内容
为了解决上述问题，本发明的主要目的在于提供一种半导体芯片，可通过不具有等效电感的解耦合电容降低delta-I噪声。
本发明的另一目的在于提供一种半导体芯片，可在不需改变半导体芯片的原始电路布局与制造程序下通过解耦合电容降低delta-I噪声。
本发明的又一目的在于提供一种半导体芯片，可通过以低成本与高可靠度所制造解耦合电容降低delta-I噪声。
根据本发明，部分嵌埋型解耦合电容设置成半导体芯片的集成部分，用以降低delta-I噪声。半导体芯片包括多个嵌埋的金属层、一个钝化层，形成于多个嵌埋的金属层上方作为半导体芯片的最顶层，以及多个焊垫，放置于钝化层上。一个表面平面型金属图案形成于钝化层上且经由该多个焊垫中的一个或打开于钝化层上分离于该多个焊垫的位置处的一个通孔而电连接至该多个嵌埋的金属层中的一层。举例而言，表面平面型金属图案可以连接至半导体芯片的一个电源层或一个接地层。
因而，部分嵌埋型解耦合电容以表面平面型金属图案作为一个电极，以多个嵌埋的金属层的其它层作为相反电极，且以夹在其间的钝化层作为一个介电层所组成。既然连接于多个嵌埋的金属层中的一层，表面平面型金属图案更作为一个散热器，用以直接从半导体芯片的内部散热。
根据本发明的部分嵌埋型解耦合电容在不需改变半导体芯片的原始电路布局与制造程序下容易制造。结果，生产成本降低且解耦合电容的可靠度增强。此外，既然解耦合电容形成为半导体芯片的一个集成部份，半导体芯片与解耦合电容间不需任何接合配线，故消除了等效电感。
具有依据本发明的部分嵌埋型解耦合电容的半导体芯片可安装于具有多个端子的一个引线框架上，使得该多个焊垫电连接至该多个端子。举例而言，该多个焊垫可经由多条接合配线而电连接至该多个端子。因而，可通过覆盖一个封装模具于引线框架上方以封装半导体芯片而获得一个电子封装构造。
附图说明
图1显示安装于引线框架上的通常的半导体芯片的顶视图；
图2显示图1的等效电路的电路图；
图3显示具有现有的解耦合电容的半导体芯片的顶视图；
图4显示图3的等效电路的电路图；
图5显示具有MIM解耦合电容的半导体芯片的等效电路的电路图；
图6显示具有依据本发明的部分嵌埋型解耦合电容的半导体芯片的顶视图；
图7显示依据本发明的部分嵌埋型解耦合电容的等效电路的电路图；以及
图8显示具有部分嵌埋型解耦合电容的半导体芯片的电子封装构造的剖面图。
图中的符号说明
10  半导体芯片               11  焊垫
12  钝化层                   13  端子
14  引线框架                 15  接合配线
16  多层陶瓷电容(MLCC)       17  MIM解耦合电容
18  表面平面型金属图案       19  通孔
20  表面平面型金属图案       21  封装模具
具体实施方式
以下配合附图，并以实施例详细说明本发明的部分嵌埋型解耦合电容的半导体芯片的结构和特点。
图6显示根据本发明的部分嵌埋型解耦合电容的半导体芯片的顶视图。如图6所示，半导体芯片10上设有多个焊垫11。焊垫11形成于身为半导体芯片10的最顶层的钝化层12上，且经由钝化层12上所打开的通孔而连接于下方对应的半导体芯片10的嵌埋的金属层(未图标)。每一个焊垫11经由一根接合配线15连接至引线框架14的对应的端子13。
根据本发明，通过溅镀、印刷或沉积而在钝化层12上形成表面平面型金属图案18。而且，表面平面型金属图案18形成为接触于焊垫11。如前所述，具有高电路集成度的半导体芯片10包括有由绝缘体层所分离的多个嵌埋的金属层。这些金属层中的两层，例如在n层金属层芯片构造中的第n金属层与第(n-1)金属层，分别用作为电源与接地金属层。在表面平面型金属图案18经由焊垫11而连接至电源金属层的情况下，解耦合电容通过以表面平面型金属图案18作为上电极、以钝化层12或嵌埋的绝缘体层作为介电层，并以接地金属层作为下电极所组成。另一方面，在表面平面型金属图案18经由焊垫11而连接至接地金属层的情况下，解耦合电容通过以表面平面型金属图案18作为上电极，以钝化层12或嵌埋的绝缘体层作为介电层，并以电源金属层作为下电极所组成。在这两种情况中，因为依据本发明的解耦合电容的下电极都嵌埋于半导体芯片10中，所以将此种解耦合电容称为“部分嵌埋型”。
图7显示依据本发明的部分嵌埋型解耦合电容的等效电路的电路图。如图7所示，等效电容Cgn形成于表面平面型金属图案18与嵌埋的第n金属层间，等效电容Cgn-1形成于表面平面型金属图案18与嵌埋的第(n-1)金属层间…，并且等效电容Cg1形成于表面平面型金属图案18与嵌埋的第一金属层间。
虽然已经通过关于作为上电极的表面平面型金属图案18连接至焊垫11的特定实施例说明本发明，但本发明不限于此。参照图6，举例而言，在钝化层12的形成步骤中，在钝化层12上的分离于焊垫11的位置处打开一个通孔19。通孔19向下穿过钝化层以露出该多个嵌埋的金属层中的一层，例如电源金属层或接地金属层。接着，通过溅镀、印刷或沉积而形成表面平面型金属图案20，以覆盖包括有通孔19的区域，然后填满该通孔19。结果，表面平面型金属图案20形成为经由通孔19而接触于位于钝化层12下方的电源金属层或接地金属层。
部分嵌埋型电容的等效电容值由若干因素所确定，例如表面平面型金属图案的面积、钝化层的厚度以及嵌埋的金属层中的位于表面平面型金属图案下方的面积。在本发明的实施例中，具有不同形状与面积的多个表面平面型金属图案形成于钝化层上，以经由焊垫或通孔而连接于电源金属层或接地金属层。
本发明人已经使用商业软件SPICE来仿真在半导体芯片的操作中，MLCC、MIM解耦合电容与部分嵌埋型解耦合电容对于降低delta-I噪声的效果。参照图2，在此仿真中假设Vs＝2.5V、Rt＝10mΩ、Cp1＝50pF、Cp2＝100pF、Lp＝3nH、Rw＝40mΩ、Lw＝1nH、与Rc＝0.2Ω。此外，在半导体芯片的操作中最大瞬时电流设定为400mA。此仿真结果如表1所示。
[表1]
等效电感(Lg) 等效电容(Cg) 最大瞬时电流 VDD峰值电压
无解耦合电容 0H 0F 400mA 1.030V
MLCC 650mH 5pF 400mA 1.139V
650mH 10pF 400mA 1.185V
650mH 15pF 400mA 1.218V
650mH 20pF 400mA 1.247V
MIM解耦合电容 0H 5pF 400mA 1.145V
0H 10pF 400mA 1.200V
0H 15pF 400mA 1.224V
0H 20pF 400mA 1.252V
部分嵌埋型解耦合电容 条件与结果相同于MIM解耦合电容。
在表1中，VDD峰值电压在等效电感Lg与等效电容Cg指派成不同值的各种条件下计算而得。delta-I噪声使VDD峰值电压偏离外界DC电源供应Vs＝2.5V。据此，当仿真所得的半导体芯片的VDD峰值电压非常接近于外界DC电源供应Vs时，表示相当良好地防止半导体芯片受delta-I噪声的影响。从表1清楚可见，依据本发明的部分嵌埋型解耦合电容成功地替半导体芯片更多地降低delta-I噪声。具体言之，对于具有20pF的部分嵌埋型解耦合电容半导体芯片而言VDD峰值电压为1.252V，而对于无解耦合电容的半导体芯片而言VDD峰值电压为1.030V。换言之，相对于无解耦合电容的半导体芯片而言，具有部分嵌埋型解耦合电容的半导体芯片的delta-I噪声降低了大约10％。此外，依据本发明的部分嵌埋型解耦合电容在delta-I噪声的降低上实现了比现有的MLCC更好的效果。
虽然就VDD峰值电压的观点来看，MIM解耦合电容所降低的delta-I噪声量相同于部分嵌埋型解耦合电容，如表1的仿真结果所示，但就制造而言，部分嵌埋型解耦合电容优于需要许多额外的微影术步骤的MIM解耦合电容。因而，依据本发明的部分嵌埋型解耦合电容可在不需改变半导体芯片的原始电路布局与制造程序下应用至每一个半导体芯片，以提供低成本与高可靠度的优点。
为了更加确认部分嵌埋型解耦合电容的优点，本发明人已经分别测试了无解耦合电容的半导体芯片、具有MLCC的半导体芯片以及具有部分嵌埋型解耦合电容的半导体芯片，以获得对应的最大操作频率。在测试中，所使用的部分嵌埋型解耦合电容的每单位面积电容值约为0.007464fF/μm2，且一个表面平面型金属图案的面积约为600μm×700μm。测试结果如表2所示。
[表2]
半导体芯片 半导体芯片+MLCC   半导体芯片+部分嵌埋型解耦合电容
  芯片尺寸 54.76mm2 54.76mm2   54.76mm2
  功率消耗 4.5W 4.5W   4.5W
  每个电容之电容值 0 100nF   600μm×700μm×0.007464fF/μm2＝3.14pF
  电容数目 0 3   6
  总共电容值 0 300nF   18.84pF
  最大操作频率 150Mhz 190Mhz 190Mhz
从表2可见，无解耦合电容的半导体芯片的最大操作频率约为150Mhz。在MLCC或部分嵌埋型解耦合电容设置于半导体芯片的情况下，其最大操作频率向上改良至约为190Mhz。虽然在现有的MLCC或部分嵌埋型解耦合电容的情况下获得相同的最大操作频率，但对于现有的MLCC而言必须提供300nF的电容值，然而依据本发明部分嵌埋型解耦合电容仅须提供18.84pF的电容值。因而，依据本发明的部分嵌埋型解耦合电容使用更低的电容值来降低delta-I噪声，优于现有的MLCC。
对于高速操作与高电路集成度的半导体芯片而言，部分嵌埋型解耦合电容的表面平面型金属图案18或20附带地提供更好的热解决方案。图8显示具有部分嵌埋型解耦合电容的半导体芯片的电子封装构造的剖面图。如图8所示，半导体芯片10安装于引线框架14上，使得焊垫11经由接合配线15而连接至端子15。封装模具21覆盖引线框架，用以封装半导体芯片10。
如箭号22所指示，形成于钝化层12上的表面平面型金属图案18或20还作为散热器(heat sink)，用以消散半导体芯片10操作中所产生的热量。既然表面平面型金属图案18或20连接于嵌埋的金属层23中的一层，故形成从嵌埋的金属层23直接到表面平面型金属图案18或20的散热路径。结果，大部分的热量可旁通绕过钝化层而到达表面平面型金属图案18或20，以改良散热效率。
依据本发明，通过提供部分嵌埋型解耦合电容而实现一种可降低delta-I噪声的半导体芯片。既然部分嵌埋型解耦合电容的形成仅要求通过溅镀、印刷或沉积表面平面型金属图案于半导体芯片的顶部，且电连接于嵌埋的金属层中的对应层，故制造程序相当简单。结果，具有部分嵌埋型解耦合电容的半导体芯片得以低成本并高可靠度地加以制造。而且，依据本发明的部分嵌埋型解耦合电容可应用至任何半导体芯片，甚至应用在半导体芯片的制造程序已经完成之后。
以上所述只是本发明的较佳实施例，并非用以限定本发明的实质技术内容的范围。本发明的实质技术内容广义地定义于本发明的权利要求书中。任何他人所完成的技术实体或方法，如与本发明的权利要求书中所定义的完全相同，或为一种等效的变更，均将被视为涵盖于本发明的权利要求范围中。

Claims (11)

1.一种部分嵌埋型解耦合电容，用以降低delta-I噪声，用于半导体芯片中，该半导体芯片包括多个嵌埋的金属层，一个钝化层，形成于该多个嵌埋的金属层上方作为该半导体芯片的一个最顶层，以及多个焊垫，配置于该钝化层上，其特征在于：
该电容包含一个表面平面型金属图案，形成于该钝化层上且电连接至该多个嵌埋的金属层中的一层，
该表面平面型金属图案作为该解耦合电容的一个电极，该多个嵌埋的金属层中的其它层的至少一层作为该解耦合电容的另一电极，并且该钝化层作为该解耦合电容的一个介电层，且
该表面平面型金属图案还作为一个散热器，用以经由该多个嵌埋的金属层中的电连接至该表面平面型金属图案的该层而直接从该半导体芯片的内部散热。
2.如权利要求1所述的部分嵌埋型解耦合电容，其特征在于，该表面平面型金属图案经由该多个焊垫中的一个而电连接至该多个嵌埋的金属层中的该层。
3.如权利要求1所述的部分嵌埋型解耦合电容，其特征在于，该半导体芯片还包括一个通孔，打开在该钝化层上的分离于该多个焊垫的位置处，该通孔向下穿过该钝化层以露出该多个嵌埋的金属层中的一层，并且
该表面平面型金属图案覆盖且填满该通孔，以电连接至该多个嵌埋的金属层的该露出层。
4.如权利要求1所述的部分嵌埋型解耦合电容，其特征在于，该多个嵌埋的金属层中电连接至该表面平面型金属图案的该层是该半导体芯片的一个电源层。
5.如权利要求1所述的部分嵌埋型解耦合电容，其特征在于，该多个嵌埋的金属层中电连接至该表面平面型金属图案的该层是该半导体芯片的一个接地层。
6.一种半导体芯片，其特征在于，包含：
多个嵌埋的金属层；
一个钝化层，形成于该多个嵌埋的金属层上方，作为该半导体芯片的一个最顶层；
多个焊垫，配置于该钝化层上；以及
一个部分嵌埋型解耦合电容，用以降低delta-I噪声，包含一个表面平面型金属图案，形成于该钝化层上且电连接至该多个嵌埋的金属层中的一层，其中该表面平面型金属图案作为该解耦合电容的一个电极，该多个嵌埋的金属层中的其它层的至少一层作为该解耦合电容的另一个电极，并且该钝化层作为该解耦合电容的一个介电层，且该表面平面型金属图案还作为一个散热器，用以经由该多个嵌埋的金属层中的电连接至该表面平面型金属图案的该层而直接从该半导体芯片的内部散热。
7.如权利要求6所述的半导体芯片，其特征在于，该表面平面型金属图案经由该多个焊垫中的一个而电连接至该多个嵌埋的金属层中的该层。
8.如权利要求6所述的半导体芯片，其特征在于，进一步包含：一个通孔，打开在该钝化层上的分离于该多个焊垫的位置处，该通孔向下穿过该钝化层以露出该多个嵌埋的金属层中的一层，该表面平面型金属图案覆盖填满该通孔，以电连接至该多个嵌埋的金属层的该露出层。
9.如权利要求6所述的半导体芯片，其特征在于，该多个嵌埋的金属层中电连接至该表面平面型金属图案的该层是该半导体芯片的一个电源层。
10.如权利要求6所述的半导体芯片，其特征在于，该多个嵌埋的金属层中电连接至该表面平面型金属图案的该层是该半导体芯片的一接地层。
11.一种电子封装件，其特征在于，包含：
一个引线框架，具有多个端子；
一个如权利要求6所述的半导体芯片，安装于该引线框架上，使得该多个焊垫电连接至该多个端子；以及
一个封装模具，覆盖该引线框架，用以封装该半导体芯片。
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