CN1275289C - 通过使用保护层制造半导体结构的方法和半导体结构 - Google Patents

通过使用保护层制造半导体结构的方法和半导体结构 Download PDF

Info

Publication number
CN1275289C
CN1275289C CNB021431620A CN02143162A CN1275289C CN 1275289 C CN1275289 C CN 1275289C CN B021431620 A CNB021431620 A CN B021431620A CN 02143162 A CN02143162 A CN 02143162A CN 1275289 C CN1275289 C CN 1275289C
Authority
CN
China
Prior art keywords
layer
protective layer
repair
semiconductor structure
crackle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB021431620A
Other languages
English (en)
Other versions
CN1409372A (zh
Inventor
J·霍兹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1409372A publication Critical patent/CN1409372A/zh
Application granted granted Critical
Publication of CN1275289C publication Critical patent/CN1275289C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819Smoothing of the dielectric
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832Multiple layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314Inorganic layers
    • H01L21/316Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604Deposition from a gas or vapour
    • H01L21/31608Deposition of SiO2
    • H01L21/31612Deposition of SiO2 on a silicon body
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10STECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

在此叙述了一种方法,其中在衬底(14)上制造半导体结构(12)。然后将保护层(10)涂在半导体结构(12)上。为了制造构成在衬底(14)上的其他的半导体结构进行中间处理,这个中间处理导致在保护层(10)上形成裂纹。将保护层(10)借助于修复层进行修复。

Description

通过使用保护层制造半导体结构的方法和半导体结构
技术领域
本发明涉及到在衬底上制造半导体结构的方法。将一个保护层涂在半导体结构上,为了在后面的处理步骤中对半导体结构的损坏进行保护。为了继续制造半导体结构或为了制造衬底上继续构成的半导体结构至少要进行一个中间处理。保护层保留在半导体结构上或者例如为了将半导体结构继续结构化,将保护层从应该保护的半导体结构上除去。
背景技术
例如衬底是一个半导体片,也就是说所谓的晶片。但是也使用陶瓷衬底或者薄膜衬底。
处理是在同样的处理条件下在一个处理设备中进行的衬底处理,例如进行氧化,沉积一个层,放上一个照像掩模,曝光,冲洗,腐蚀,离子植入。
例如当制造所谓的BICMOS-开关电路时(双极互补金属氧化物半导体)需要在一个基础工艺中要求保护半导体结构,而将其他基础工艺的半导体结构进行加工。有时还要求在各个应该保护的区域和各个应该处理的区域之间进行多次交换。
发明内容
本发明的任务是规定通过使用保护层制造半导体结构的改进的方法。
根据本发明的制造半导体结构的方法,其中,在半导体结构和在衬底上涂上保护层,进行至少一个中间处理,这个处理导致在保护层上形成裂纹,在所述在其保护作用中被损坏的保护层上涂上修复层,在涂上其他层之前和/或在进行后面的处理之前将修复层重新除去。
本发明是从以下考虑出发的,即已知的保护层原则上是为了避免损坏应该保护的半导体结构而保证了足够的保护。然而一般来说这个保护层是涂在一个地貌表面上的,也就是说是涂在具有高度差超过100nm的不平的面上的。当实施中间处理时会损坏保护层的化学特性和还有机械特性。
例如由于温度导致保护层的收缩和因此在侧面方向产生拉力。这个拉力特别是在保护层高度差的地方出现,这导致产生剪切力和有时还产生切口效应的后果。由于侧面的力在保护层上可以导致构成裂纹和间隙。
例如在直径为6″或12″(英寸)的晶片上只有三个或四个这样的裂纹。这种裂纹因此是特别有害的,因为它们降低了保护层的作用,这样就制造了没有功能的组件或者造成了长期的可靠性问题。侵入裂纹的沉积物常常非常慢地扩散到半导体结构内和在那里导致后期损坏,这种后期损坏在最终用户的仪器中才出现。例如裂纹只有几个纳米宽和只有几个纳米深。裂纹的长度例如为几个纳米,有的为几十个纳米或者几百个纳米。
此外本发明从以下的考虑出发,降低裂纹的数目是很困难的,因为避免裂纹形成的措施是非常昂贵的。
因此在按照本发明的方法中涂上一个保护层,这个保护层有一个厚度,在中间处理期间在这个厚度上产生裂纹。用其他的话说,就是按照本发明的方法容忍了裂纹形成。然而在按照本发明的方法中在损坏其保护作用的保护层上涂上一个修复层,则这个修复层重新提高保护层的保护作用,使得被修复的保护层在以后的处理中保护应该保护的半导体结构重新起作用。
在按照本发明的方法中当涂上其他层之前和/或当进行后面的处理之前,例如用规定时间腐蚀或结束点腐蚀将修复层重新除去,以便继续处理衬底。然而此时在保护层的裂纹内和也在应该保护的半导体结构内或者在应该保护的衬底内的深层裂纹内留下修复层的残余物。这种残余物恰巧提高了保护层的保护作用。此外在保护层裂纹内,保护层残余物的遗留只有在当除去修复层时没有将保护层除去的情况下才是可能的。
通过使用按照本发明的方法达到了,即使当进行简单的处理时,也就是说当涂上比较薄的保护层时和例如当涂上只包括一种材料的保护层时,在修复之后也达到高的保护作用和因此高的收益。特别是避免了特别关键的后期损坏。因此不需要涂上具有完全保护作用的其他层。
在本发明扩展方案中修复层的厚度显著地小于保护层的厚度。例如修复层的厚度大约小于保护层厚度的三分之一,大约小于保护层厚度的十分之一或者大约小于保护层厚度的百分之一。100nm厚保护层的用于修复的修复层的厚度例如为20nm。
修复层(50,150)的厚度在一个改进方案中为最大裂纹宽度的一半,则恰巧将具有最大裂纹宽度的裂纹还可以填满。如果将所有的裂纹填满,则结束修复层的沉积,而无需进一步提高将修复层的厚度。涂上这样薄的修复层是可以简单和快速进行的。此外薄的修复层比厚的修复层可以比较容易地除去。
在按照本发明方法的其他扩展方案中修复层是用与保护层同样的材料构成的。因此达到了保护层和包括在裂纹中的修复层的沉积物有同样的腐蚀特性。在以后的腐蚀处理时则可以有效地避免裂纹的自由腐蚀。在一个改进方案中用与保护层同样的方法涂上修复层。这个措施例如也导致了保护层和修复层同样的腐蚀特性。这样就可以使用TEOS(原硅酸四乙酯)作为保护层,这个保护层例如是凝聚的或者是硬化的。于是为了修复保护层也使用TEOS,这个同样是随后凝聚的。
在替代的改进方案中修复层是用与保护层材料不同的材料构成的。通过这个措施产生如下自由度,即允许使用用于制造衬底的不保护区域的结构的材料层作为修复层。在一个改进方案中用与保护层不同的方法涂上修复层,其中修复层有选择地是由与保护层同样的或其他的材料构成的。通过这种措施也产生如下自由度,即允许将涂上或者除去修复层的处理在这之后也用在制造没有通过保护层保护的区域的结构上。
在按照本发明方法的下一个扩展方案中通过保护层保护一个场效应结构,也就是说其工作方式是建立在场效应基础上的结构,例如MOS-结构(金属-氧化物-硅)。这种结构还包括栅电极,栅极绝缘层,间隔结构和有时还有用于漏极区和源极区的LDD-接头区(轻掺杂的漏极区),这些本身是高掺杂的也就是说所谓的HDD-区域(高掺杂的漏极区)。按照本发明的方法特别适合于保护整个的栅极,特别适合于保护栅极绝缘层。栅极绝缘层只有几个纳米厚,使得它特别对脏东西的扩散是非常敏感的,脏东西有可能通过没有被修复的裂纹到达栅极绝缘层的附近。
按照本发明方法的下一个扩展方案,其他半导体结构是一个双极性晶体管。特别是当制造BICMOS-结构时需要提供有效保护的保护层。通过使用保护层达到在进行处理时产生如下自由度,即例如首先制造双极性晶体管集电器接头的埋下去的层,然后完整地或者部分地制造MOS-结构,和只在MOS-结构上涂上保护层之后继续制造双极性晶体管。
在按照本发明方法的下一个扩展方案中利用一种适合的沉积来沉积修复层,这种沉积有能力完全填满间隙或裂纹,也就是说没有空腔。用限制反应的沉积处理达到适合的沉积,也就是说一种沉积处理,其中与限制扩散的沉积处理相反,沉积率是通过反应条件特别是通过温度、而不是通过缺省应该沉积的粒子来限制的。完整地填满裂纹将保护层的保护作用显著地提高好于只部分地被填满和包括一个空腔的裂纹,也就是说一个所谓的空隙。
在按照本发明方法的下一个扩展方案中保护层是氧化硅层或TEOS-层。同样使用氧化硅或TEOS作为修复层的材料。可以用简单的方式涂上上述材料和借助于腐蚀处理重新除去它。
在下一个扩展方案中,应该保护的半导体结构包括用于植入的间隔结构。将这个间隔结构也称为隔片。间隔结构例如是由氧化硅或由TEOS制成的。然而有选择地也可以使用氮化物作为间隔结构的材料。
在按照本发明方法的下一个扩展方案中,在修复保护层和进行后面的处理之后将保护层重新除去。通过这个措施达到将应该保护的半导体结构在以后时间可以用整个处理重新处理,例如通过形成一个硅化物层。必要时为了除去保护层还需要除去修复层或涂在修复层上的层。在除去保护层之后,穿透保护层的裂纹还保持封闭,譬如是由于使用各向同性的腐蚀处理来除去保护层。
在按照本发明方法的下一个扩展方案中在温度大约为700℃和900℃之间进行中间处理。在这些温度时由于热密封常常导致保护层-例如在由TEOS构成的保护层-的收缩特别大。因此特别害怕裂纹的形成。
在一种扩展方案中,至少一个后面的处理是这样的,在不涂上修复层的情况下,在后面的处理时由于保护作用下降而将损坏通过保护层应该保护的半导体结构和/或损坏其功能,特别是其长期功能。用其他的话说,这意味着一方面必须将后面的处理进行到保护层。另外一方面,修复层不必单独对后面的处理提供足够的保护作用,因此与保护层相比可以非常薄。足够的保护作用是由保护层和修复层共同作用或者由保护层和裂纹中修复层的残留物共同作用得到的。例如如果没有修复,则因此不能采用各向同性的腐蚀方法来除去保护层,因为在没有修复的裂纹区的腐蚀是明显比较快的。在除去没有修复的保护层时,使用位于保护层下面的结构可能不如在可选择的腐蚀方法中使用腐蚀停止层那么有意义,因为腐蚀剂通过裂纹包围着腐蚀停止层。达到保护层的后面的处理的其他例子是一种火炉处理,其中虽然脏东西或者不洁物通过薄的修复层侵入,然而被保护层或者被包括在裂纹中的修复层材料阻挡。
此外本发明涉及到包括裂纹的一个半导体结构,具有衬底和安放在衬底上的至少一个元件结构,在元件结构中具有至少一个裂纹,其中裂纹是通过修复层的修复材料填满的,在涂上其他层之前和/或在进行后面的处理之前再次除去修复层。
在扩展方案中按照本发明的方法或者按照本发明方法的扩展方案制造半导体结构。因此上述技术效果也适合于半导体结构和其扩展方案。
附图说明
下面借助于附图详细叙述本发明实施例。附图表示:
附图1A至1D是修复保留在应该保护的结构上的保护层的处理步骤,
附图2A至2D是修复保护层的处理步骤,该保护层在提供保护作用之后重新从应该保护的结构上除去,和
附图3是具有由氮化物构成的间隔结构的一个晶体管结构。
具体实施方式
附图1A至1D表示了将涂在应该保护的晶体管结构12上的保护层10进行修复的处理步骤。晶体管结构位于硅半导体晶片14上,例如半导体晶片厚度为770μm(微米)和直径为300mm(12英寸)。然而处理步骤与晶片的大小无关。
晶体管结构12包括一个薄的栅极氧化物16,栅极氧化物的厚度例如为7.5nm或15nm。栅极氧化物16是用直接涂在晶片14上的氧化硅层构成的。在氧化硅层的地方还可以使用其他的介质,例如氮化硅。
然后通过沉积聚硅层以及这个层的掺杂和结构化在栅极氧化物16上制成栅电极18。将例如同样是氧化硅的侧壁氧化物20,22沉积在栅电极18的侧壁上。侧壁氧化物20,22将栅电极18与由在凝聚处理中被凝聚的TEOS构成的间隔结构24或者26隔开。
此外晶体管结构12包括p-掺杂的沟道区和n-掺杂的接头区,然而这个没有表示在附图1A上。然后借助于间隔结构24,26植入同样设有p-掺杂的漏极-源极-区。
由TEOS构成的且厚度譬如为100nm的保护层10在其沉积之后借助于光刻方法被结构化,参见例如边缘28,这个将应该保护的区域30与不保护的区域32隔开。
将保护层10结构化之后,在不保护的区域32内进行制造双极性晶体管的处理步骤,然而在这里不详细叙述。然而在制造双极性晶体管处理步骤中曾经要求,将晶片14和因此还将晶体管结构12以及保护层10加热到大约温度为700℃,也就是说层沉积的典型温度。但是例如通过加热还将已经植入的双极性晶体管区域在大约1000℃进行治愈。例如过热的后果是保护层10收缩10%。由于收缩产生附图1A中用箭头34和36表示的拉力。由于拉力34和36在间隔结构24和26区域产生剪切力,这个剪切力导致在间隔结构26区域形成裂纹38,裂纹穿过保护层10直到间隔结构22。
在附图1A上表示的裂纹38的位置和方向只是一个例子,因此有的裂纹在其他地方与间隔结构22接触,有的裂纹与晶片14表面有另外的角度位置和有的裂纹与附图1A上表示的裂纹38有另外的裂纹深度。还有的裂纹直接到达晶片14,或者有的裂纹没有完全穿透保护层10。而且裂纹的长度也不同。
附图1B表示了在附图1A上表示的涂上同样由TEOS构成的修复层50之后的晶体管结构12。修复层50比保护层10薄很多,例如修复层50的厚度只有20nm。将修复层50用保证适合的沉积反应条件涂上,这样修复层50不仅在应该保护的区域30而且在不应该保护的区域32有一个均匀的厚度为20nm。在附图1B表示的实施例中修复层50大面积地保留在保护层10或者区域32上。
附图1C表示了在反向腐蚀步骤之后的附图1B上表示的结构,在其中只除去了修复层50,然而保护层10保留在晶体管结构12或者晶片14上。此时没有过腐蚀,也就是说保护层10保留了其原来的厚度。在裂纹38区域保留了残余物60,这些残余物原则上完全将裂纹38封闭。通过反向腐蚀把不被保护的区域30重新敞露。
附图1D借助于虚线61至72表示了区域80至86,其中为了金属化而将保护层10和有时的其他层90除去。
通过修复裂纹38避免了当涂上层90时或者当进行其他的处理时使脏东西侵入裂纹38。
附图2A至2D表示了修复保护层110处理步骤的第二个实施例,在应该保护的晶体管结构112加上保护功能之后又将保护层除去。
晶体管结构112包括例如厚度为7.5nm或15nm的薄栅极氧化物116。栅极氧化物116由氧化硅层构成,这个氧化硅层是直接沉积在硅-半导体晶片114上的。在栅极氧化物116上通过沉积聚硅层以及掺杂和这个层的结构化制成栅电极118。例如将同样是氧化硅的侧壁氧化物120,122沉积在栅电极118侧边上。侧壁氧化物120或者122将栅电极118与由在凝聚处理中被凝聚的TEOS构成的间隔结构124或者126隔开。
此外晶体管结构112包括一个n-掺杂的沟道区和p-掺杂的接头区,然而这些没有表示在附图2A上。以后同样借助于间隔结构124,126植入设有p-掺杂的漏极-源极-区。
保护层110是由TEOS构成的,将其沉积之后借助于光刻方法进行结构化,例如参见边缘128,该边缘将应该保护的区域130与不应该保护的区域132隔开。
将保护层110结构化之后,在不应该保护的区域132内进行制造双极性晶体管的处理步骤,然而在这里不详细叙述。然而在制造双极性晶体管的处理步骤中曾经要求,将晶片114和因此还将晶体管结构112以及保护层110加热到大约温度为700℃。过热的后果是保护层110例如收缩10%。由于收缩产生附图1A中用箭头134和136表示的拉力。由于拉力134和136在间隔结构124和126区域产生一个剪切力,这个剪切力导致在间隔结构26区域形成裂纹138,裂纹穿过保护层110直到间隔结构126。
在附图2A表示的裂纹138的位置和方向只是一个例子,有的裂纹在其他地方与间隔结构122接触,有的裂纹与晶片114表面有另外的角度位置,和有的裂纹与附图2A上表示的裂纹138有另外的裂纹深度。而且裂纹的长度也是不同的。还有的裂纹没有完全穿透保护层110。
附图2B表示了在附图2A上表示的、涂上同样由TEOS构成的修复层150之后的晶体管结构112。修复层150比厚度为100nm的保护层110薄很多,例如修复层150的厚度只有20nm。将修复层150用保证合适沉积的反应条件涂上,这样修复层150不仅在应该保护的区域130而且在不应该保护的区域132有一个均匀的厚度为20nm。在附图2B表示的实施例中,修复层150大面积地保留在保护层110或者区域132上。
附图2C表示了在附图2B上表示的在反向腐蚀步骤之后的结构,其中只除去了修复层150,然而保护层110保留在晶体管结构112或者晶片114上。此时没有过腐蚀,也就是说保护层110保留了其原来的厚度。在裂纹138区域保留了残余物160,这些残余物原则上完全将裂纹138封闭。通过反向腐蚀把不被保护的区域130重新敞露。
将修复层150反向腐蚀之后将不应该保护的区域132进行其他处理,例如沉积,结构化,植入,回火。在这些处理期间保护层110继续有效地保护晶体管结构112,因为将裂纹138进行了修复,见裂纹138中的残余物。此外,在修复之后进行的回火步骤中保护层110的收缩是不明显的,这样就不会形成新的裂纹。不再需要继续修复和因此不发生继续修复。
附图2D表示了附图2C的在各向同性的腐蚀步骤之后除去保护层110的结构。通过腐蚀步骤将晶体管结构112重新敞露,则将它可以在继续处理步骤中进行处理,例如为了形成硅化物,例如钛化硅。在除去保护层110之后裂纹138继续被修复层150的残余物160封闭。因此当沉积硅化物层170时在裂纹138中不会侵入脏东西和到达极端敏感的栅极绝缘层116的附近。
附图3表示了位于硅晶片214上的晶体管结构212。晶体管结构212包括栅极氧化物216,栅电极218,侧壁氧化物222和由氮化物构成的间隔结构226。为了保护晶体管结构212实施了同样的处理步骤,如用第一个实施例或者用第二个实施例叙述过的,也就是说特别是涂上保护层和修复层。保护层和修复层两个譬如是由用CVD(化学汽相沉积)方法涂上的氧化硅构成的。在用可选择的腐蚀处理除去保护层之后,例如借助于液体酸(HF),在裂纹238中将会遗留残余物260,该残留物针对脏东西有效地保护了晶体管结构212。残余物260是由TEOS构成的。
在其他的实施例中将半导体结构借助于保护层进行保护,这个保护层与附图中表示的半导体结构不同,例如是p-沟道MOS-晶体管。
当使用上述方法时得出下面的优点:
-通过填满裂纹可以重新建立作为腐蚀停止层的保护层的原来功能。
-通过各向同性的固定时间腐蚀或通过确定结束点的腐蚀可以除去保护层,因为通过修复重新制成保护层原来的最小厚度。
-不要求用于除去覆盖层的腐蚀处理相对于保护层下面的结构或者层有一个好的选择性。
-一旦修复层的厚度至少为裂纹宽度一半时,将裂纹完全填满。
-除了保护层外,只沉积比保护层薄的修复层。保护层只有一个厚度,这个厚度在没有针对裂纹形成而设立措施的保护层中也是必需的。
-不修复到达衬底的或者可以到达栅极氧化物的裂纹。然而通过裂纹的封闭避免了在以后处理时扩大损坏。
参考符号表
10        保护层
12        晶体管结构
14        晶片
16        栅极氧化物
18        栅电极
20,22    侧壁氧化物
24,26    间隔结构
28        边缘
30        应该保护的区域
32        不应该保护的区域
34,36    拉力
38        裂纹
50        修复层
60        残余物
61至72    虚线
80至86    区域
90        其他的层
110       保护层
111       栅极结构
114       晶片
116       栅极氧化物
118       栅电极
120,122  侧壁氧化物
124,126  间隔结构
128       边缘
130       应该保护的区域
132       不应该保护的区域
134,136  拉力
138       裂纹
150    修复层
160    残余物
170    硅化物层
212    栅极结构
214    晶片
216    栅极氧化物
218    栅电极
222    后氧化物
226    间隔结构
238    裂纹
260    残余物

Claims (17)

1.制造半导体结构的方法,
其中,在半导体结构和在衬底上涂上保护层,
其中,进行至少一个中间处理,这个处理导致在保护层上形成裂纹,
其中,在所述在其保护作用中被损坏的保护层上涂上修复层,
和其中,在涂上其他层之前和/或在进行后面的处理之前将修复层重新除去。
2.按照权利要求1的方法,其特征为,
修复层的厚度显著地小于保护层的厚度,
和/或修复层的厚度小于保护层的厚度的三分之一,
和/或修复层的厚度为最大的裂纹宽度的一半。
3.按照权利要求1或2的方法,其特征为,
修复层是用与保护层的材料相同的材料构成的,
和/或修复层是用与保护层同样的方法涂上的。
4.按照权利要求1或2的方法,其特征为,
修复层是用与保护层的材料不同的材料构成的,
和/或修复层是用与保护层不同的方法涂上的。
5.按照权利要求1的方法,其特征为,
在涂上其他层之前和/或在用各向同性的腐蚀方法和/或用湿化学的腐蚀方法和/或用固定时间腐蚀或通过确定结束点的腐蚀方法进行后面的处理之前将修复层重新除去,
其中,在保护层的裂纹中保留修复层的残余物。
6.按照权利要求1的方法,其特征为,
通过保护层保护的半导体结构是场效应结构和/或晶体管结构和/或栅极绝缘层和/或用于植入源极区的间隔结构。
7.按照权利要求1的方法,其特征为,
在衬底上制造半导体结构,
将保护层涂在半导体结构上,
和为了继续制造半导体结构或为了制造在衬底上构成的其他半导体结构进行中间处理。
8.按照权利要求7的方法,其特征为,
所述其他的半导体结构是双极性晶体管。
9.按照权利要求1的方法,其特征为,
为了沉积修复层使用了适合的沉积处理。
10.按照权利要求1的方法,其特征为,
保护层是氧化硅层,
和/或保护层是TEOS-层,
和/或修复层是氧化硅层,
和/或修复层是TEOS-层。
11.按照权利要求1的方法,其特征为,
半导体结构包括用于植入的间隔结构,所述间隔结构位于晶体管中,
和间隔结构包括氧化硅或TEOS或氮化物。
12.按照权利要求1的方法,其特征为,
在修复保护层之后和在进行后面的处理之后将保护层除去,
在修复保护层之后和在进行后面的处理之后借助于各向同性的腐蚀方法和/或用湿化学腐蚀方法和/或用一种固定时间腐蚀方法除去保护层,
和/或将修复层和涂在修复层上的层除去,或者将除去修复层之后涂上的层除去。
13.按照权利要求1的方法,其特征为,
将中间处理在温度为700℃至900℃时进行。
14.按照权利要求1的方法,其特征为,
在为了除去保护层的后面的腐蚀步骤之前直接涂上修复层。
15.按照权利要求1的方法,其特征为,
至少一个后面的处理是这样的,在不涂上修复层的情况下,在进行后面的处理时由于裂纹形成而降低保护层的保护作用,从而将损坏通过保护层半导体结构或者衬底和/或损坏其功能。
16.半导体结构,
具有衬底,
和具有安放在衬底上的至少一个元件结构,
其特征为,
在元件结构中具有至少一个裂纹,
其中裂纹是通过修复层的修复材料填满的,
和其中在涂上其他层之前和/或在进行后面的处理之前再次除去修复层。
17.按照权利要求16的半导体结构,其特征为,
用按照权利要求1至15之一的方法制造半导体结构。
CNB021431620A 2001-09-17 2002-09-16 通过使用保护层制造半导体结构的方法和半导体结构 Expired - Fee Related CN1275289C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10145724.3 2001-09-17
DE10145724A DE10145724A1 (de) 2001-09-17 2001-09-17 Verfahren zum Herstellen einer Halbleiterstruktur unter Verwendung einer Schutzschicht und Halbleiterstruktur

Publications (2)

Publication Number Publication Date
CN1409372A CN1409372A (zh) 2003-04-09
CN1275289C true CN1275289C (zh) 2006-09-13

Family

ID=7699278

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB021431620A Expired - Fee Related CN1275289C (zh) 2001-09-17 2002-09-16 通过使用保护层制造半导体结构的方法和半导体结构

Country Status (4)

Country Link
US (2) US6762066B2 (zh)
EP (1) EP1294019B1 (zh)
CN (1) CN1275289C (zh)
DE (2) DE10145724A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7029826B2 (en) * 2000-06-23 2006-04-18 Honeywell International Inc. Method to restore hydrophobicity in dielectric films and materials
DE10145724A1 (de) * 2001-09-17 2003-04-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur unter Verwendung einer Schutzschicht und Halbleiterstruktur
US7709371B2 (en) * 2003-01-25 2010-05-04 Honeywell International Inc. Repairing damage to low-k dielectric materials using silylating agents
CN1742363B (zh) * 2003-01-25 2010-10-13 霍尼韦尔国际公司 受损电介质材料和电介质膜的修复和恢复
US8475666B2 (en) * 2004-09-15 2013-07-02 Honeywell International Inc. Method for making toughening agent materials
US7397073B2 (en) * 2004-11-22 2008-07-08 International Business Machines Corporation Barrier dielectric stack for seam protection
KR100654350B1 (ko) * 2005-01-26 2006-12-08 삼성전자주식회사 실리사이드막을 구비하는 반도체 소자의 제조 방법 및이에 의해 제조된 반도체 소자
US7678712B2 (en) * 2005-03-22 2010-03-16 Honeywell International, Inc. Vapor phase treatment of dielectric materials
US7751172B2 (en) * 2006-10-18 2010-07-06 Axcelis Technologies, Inc. Sliding wafer release gripper/wafer peeling gripper
WO2017183390A1 (ja) * 2016-04-20 2017-10-26 ソニー株式会社 積層構造体及びその製造方法
JP6808460B2 (ja) * 2016-11-29 2021-01-06 キヤノン株式会社 半導体装置及びその製造方法
US10793963B2 (en) * 2017-12-22 2020-10-06 Illumina, Inc. Passivating fissures in substrates

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4654269A (en) * 1985-06-21 1987-03-31 Fairchild Camera & Instrument Corp. Stress relieved intermediate insulating layer for multilayer metalization
GB2211348A (en) * 1987-10-16 1989-06-28 Philips Nv A method of forming an interconnection between conductive levels
US4791073A (en) * 1987-11-17 1988-12-13 Motorola Inc. Trench isolation method for semiconductor devices
FR2625839B1 (fr) 1988-01-13 1991-04-26 Sgs Thomson Microelectronics Procede de passivation d'un circuit integre
JPH02174269A (ja) * 1988-12-27 1990-07-05 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JP3119860B2 (ja) * 1989-11-20 2000-12-25 株式会社半導体エネルギー研究所 電子写真用感光体の作製方法
US5472370A (en) * 1994-07-29 1995-12-05 University Of Arkansas Method of planarizing polycrystalline diamonds, planarized polycrystalline diamonds and products made therefrom
JPH10287483A (ja) * 1997-04-09 1998-10-27 Ngk Insulators Ltd 気密部品およびその製造方法
US5851603A (en) * 1997-07-14 1998-12-22 Vanguard International Semiconductor Corporation Method for making a plasma-enhanced chemical vapor deposited SiO2 Si3 N4 multilayer passivation layer for semiconductor applications
US6177338B1 (en) * 1999-02-08 2001-01-23 Taiwan Semiconductor Manufacturing Company Two step barrier process
US6265257B1 (en) * 1999-10-01 2001-07-24 Taiwan Semiconductor Manufacturing Company Method of making a barrier layer to protect programmable antifuse structure from damage during fabrication sequence
DE10145724A1 (de) * 2001-09-17 2003-04-10 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiterstruktur unter Verwendung einer Schutzschicht und Halbleiterstruktur

Also Published As

Publication number Publication date
CN1409372A (zh) 2003-04-09
DE50202891D1 (de) 2005-06-02
US20030073297A1 (en) 2003-04-17
US20040183104A1 (en) 2004-09-23
EP1294019A1 (de) 2003-03-19
US7015567B2 (en) 2006-03-21
EP1294019B1 (de) 2005-04-27
US6762066B2 (en) 2004-07-13
DE10145724A1 (de) 2003-04-10

Similar Documents

Publication Publication Date Title
CN100345280C (zh) 具有晶格不相称区的变形沟道晶体管结构及其制造方法
CN1275289C (zh) 通过使用保护层制造半导体结构的方法和半导体结构
CN1293622C (zh) 半导体器件及其制造方法
CN1310329C (zh) 半导体集成电路器件及其制造方法
CN1107344C (zh) 利用有选择的外延生长方法的半导体器件制造方法
CN1641854A (zh) 制造半导体器件的方法
CN1805153A (zh) 半导体器件及其制造方法
CN1976033A (zh) 半导体器件及其制造方法
CN1670964A (zh) 金属氧化物半导体场效应晶体管及其制造方法
CN1700430A (zh) 半导体装置的制造方法
CN1614764A (zh) 半导体器件的制造方法
CN1905160A (zh) 集成半导体结构的制造方法及相应的集成半导体结构
CN100343975C (zh) 半导体装置的制造方法
CN1617304A (zh) 在晶体管栅极结构上使用抗蚀刻衬里的方法和结构
CN1797747A (zh) 具有紫外光保护层的半导体元件及其制造方法
CN1873963A (zh) 半导体装置及其制造方法
CN1728346A (zh) 具有阻隔保护层的基板及形成阻隔保护层于基板上的方法
CN1234605A (zh) 半导体器件其制造方法
CN1252812C (zh) 半导体集成电路器件的制造方法
CN1255865C (zh) 半导体装置的制造方法
CN1848392A (zh) 半导体器件及其制造方法
JP2021082689A (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN1440049A (zh) 半导体装置的制造方法
CN1761072A (zh) 晶体管及形成应变沟道元件的方法
TW463387B (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060913

Termination date: 20150916

EXPY Termination of patent right or utility model