CN1271632C - 码纠错装置 - Google Patents

Abstract

本发明提供一种码纠错装置，它是一种比如在(DVD Digital VersatileDisk)等附加纠错码使之既可以对记录在存储介质上的数据进行高速再生动作的同时又可以具有更强的纠错处理能力的码纠错装置。通过同步检出电路(14)等，将从(DVD)读出的数据，保存至(DRAM18)。对于这些保存的数据，就内奇偶(PI)进行纠错的(PI)纠错处理电路(20)以及就外奇偶(PO)进行纠错的(PO)纠错处理电路(25)交替反复地进行纠错处理。然后，每次进行这各种纠错处理时，就该处理进行后的数据，由检错处理电路(23)进行有无错误的确认，没有检出错误的情况下，作为纠错完成，以后的纠错处理不再进行而略过。

Description

码纠错装置

技术领域

本发明是关于DVD等存储介质在附加纠错码存储的数据再生时进行码纠错的码纠错装置。

背景技术

一般来说，数据被存储在存储介质上时，为了确保该数据再生时的可靠性，在存储对象数据上附加检错码(EDC；Error Detection Code)或纠错码，这些码与存储对象数据一起作为存储数据被存储起来。

比如，作为存储介质采用的磁盘介质的DVD(Digital Versatile Disk)的DVD存储装置中，数据的存储如下进行。

首先，如图5所示，存储对象的数据(原始数据)分割成2048字节一个的存储单位。被分割的每个2048字节组成的数据单位称为主数据，在其先头附加12字节的数据头。该数据头由4字节扇区编号(ID)、对该ID的2字节的检错用奇偶码(IED)、复制保护信息等6位字节的预约数据(CPM)组成。而在该主数据的末尾附加4位EDC。该EDC是对加在主数据的数据头部分进行检错的奇偶码。这些加在主数据上的数据头以及EDC一共2064字节的数据，分成172个字节单位作为172列×12行的数据扇区处理。对于该附加了EDC的数据扇区之中的主数据2048字节，由PN(Pseudo random Noise)系列加法运算进行加扰码处理。

其次，如图6所示，对于连续16个数据扇区172字节×192行，作为纠错码，生成并附加16行的外奇偶码(PO；Outer Code Parity)和10字节(列)的内奇偶码(PI；Inner Code Parity)。这些奇偶码PO以及奇偶码PI，对于实施了上述加扰码处理的全部主数据2048字节，实施规定的运算处理来算出。这样，生成附加的PO以及PI的182字节(列)×208行的数据被称为ECC(Error Check and Correction)块，作为进行纠错和检错处理的单位处理。

这里，PI根据包含在各行的172字节的数据，是在这些行中生成附加的纠错码。而PO是根据包含在各行的同一列的192字节的数据，在这些列中的每列生成附加的纠错码。

进而，如图7所示，在上述生成附加的16行的PO，每一行附加PI的各数据扇区12行之后，顺序移动。然后在各数据扇区每个数据上附加10列(字节)的PI和1行的PO的182字节×13行的数据，作为1个存储扇区来处理。这样，变换了行的ECC块，由16个存储扇区构成。而在以后的叙述中，将这个变换了的ECC块简单地称为‘块’。

其次，对于上述得到的块，实施在DVD上采用的8-16调制，生成存储数据，进而将其变换成串行数据，写入作为存储介质的DVD。

而在读出这样写入DVD的存储数据之际，会受到磁盘上沾着的灰尘或者伤痕等的影响。这种情况，读出的存储数据与存储时的数据不一样，即可能包含着所谓‘误码’。为此，使用上述作为纠错码的PI以及PO或者EDC等，对读出的存储数据进行纠错处理或检错处理。在这些纠错处理、检错处理中，读出保存在存储器中的数据，实施各种处理，其结果再写回到存储器。这一系列的处理，称为ECC处理。而纠错装置之中进行ECC处理的部分被称为ECC装置。

对于这些存储数据的ECC处理，比如由图8作为方块图表示的电路进行。在图8中，一点锁线所示的部分是进行数据的纠错处理操作的纠错装置。

如图8所示，该电路中，由检测器111从DVD检出的信号通过RF放大器放大，该信号被输入到该纠错装置的读通道电路113。读通道电路113根据从RF放大器112输出的信号生成规定频率的读通道块，同时，对以该读通道块输入的信号取样来生成数据。同步检出电路114，从样品信号检出块同步信号，将此输入至控制电路131。解调电路115，对生成的数据进行解调，复原面向DVD的存储对象的原始数据(调频前的数据)，将此输出至缓冲电路116。然后，缓冲电路116，根据与上述同步信号同步从控制电路131输出的指令通过存储器存取电路117将从解调电路115送出的数据写入到作为外部存储器的DRAM1动态随机存储器)118之中。

这样，从DVD读出的存储数据，在DRAM118内构成的链接缓冲区以块为单位被顺序保存。然后，与上述同步信号同步，由二点锁线表示的ECC装置133对上述保存在DRAM118里的存储数据实行纠错处理和检错处理等的ECC处理。

而上述纠错处理，是由对此进行PI处理的PI纠错处理电路120和对此进行PO处理的PO纠错处理电路126构成的纠错处理电路130执行。而上述检错处理由检错处理电路122执行。

图9是与同步检出电路114检出的同步信号同步的缓冲处理以及ECC处理的操作定时的例示定时流程图。如图9所示，由同步检出电路114周期性地检出同步信号和同步信号之间的期间作为一个同步周期(cycle)，首先在同步周期T(0)中，缓冲电路116进行块0的缓冲处理。此时，与此同步信号同步从外部发来的中断请求IRQ的同时，为了识别成为缓冲处理对象的块的识别编号(BID)从外部读出(参照图8)。然后，在下一个同步周期T(1)，缓冲处理电路116进行接着块0的块1的缓冲处理的同时，ECC装置133对块0进行ECC处理。这样进行ECC处理的块0，呼应下一个同步周期T(2)的开始时间发生的中断请求IRQ，被从DRAM118读出。以下同样，对于被缓冲处理的块，按顺序地、在下一个同步周期进行ECC处理的同时，该进行ECC处理的块呼应下一个同步周期的中断请求IRQ从DRAM118读出。这里，上述BID，作为包含在与其对应的块的16个数据扇区里被付予的ID全体也可以，或者作为先头的数据扇区的ID也可以。

这样的缓冲处理和ECC处理并行进行，因此控制电路131管理对这些处理对象的块进行指示的指示器。图10是在DRAM118里设置的链接缓冲器内保存缓冲处理以及ECC处理的块，是指示器BUF_PTR以及ECC_PTR分别指示这些的模式的实例图。图10表示的是图9中同步周期T(1)结束的时间点(由时刻t1表示)的状态，指示器BUF_PTR指示块1，而指示器ECC_PTR指示块0。如图10所示，指示器ECC_PTR，通常指示指示器BUF_PTR指示的块的前面的一个块。

其次，在上述的构成中，关于缓冲处理以及ECC处理，分别利用图11以及图12所示的流程图进行说明。

说明缓冲处理的流程。

首先，控制电路131从外部接受缓冲处理开始的指令，如图11所示，作为步骤S161，将BUF_PTR初始化。接着，控制电路131等待块同步信号被检出(步骤S162)。然后块同步信号从同步电路114输入，控制电路131作为步骤S163确认是否发出了缓冲处理指令。其结果是如果是没有发出缓冲处理指令的情况，缓冲处理结束。而在发出缓冲处理指令的情况时，控制电路131向缓冲处理电路116发出就BUF_PTR的指示的块进行缓冲处理的主旨的指令(步骤S164)。然后，在该块的缓冲处理完成时，将BUF_PTR增加一块(步骤S165)，返回到块同步信号的待机状态(步骤S162)。

接着说明关于ECC处理的流程。

首先，控制电路131从外部接受ECC处理开始的指令，如图12所示，作为步骤S171将ECC_PTR初始化。接着，控制电路131，等待块同步信号的检出(步骤S172)。然后，从同步检出电路114输入块同步信号以后，控制电路131作为步骤173确认是否发出了ECC处理指令。其结果是如果是没有发出ECC处理指令时，ECC处理结束。而如果是发出了ECC处理指令时，启动ECC处理装置。

接着，就步骤S174以后的处理，由ECC装置进行以下所示的一系列的处理。这里，先使用图5～图7进行说明，为了使纠错处理正当进行，必须以加扰码数据为对象。

作为这样的由ECC装置133进行的一系列处理，为确保再生时的数据的可信赖性，关于PI以及PO的纠错处理，按一个确定次数，比如各作二次反复进行。这种情况，首先将设置在解扰码电路125的次段(即下面的部分)的切换电路127的路径切换至通过解扰码处理的路径R3。该切换电路127的路径切换，由来自控制电路131的控制信号进行。然后，切换电路127的切换动作完成后，ECC处理开始。

首先，进行关于PI的纠错处理的PI纠错电路120在DRAM118中保存的存储数据之中，就第一次成为PI的纠错处理(PI纠错处理)对象的数据SCD1通过FIFO119读出，将此保存到数据记忆部120a。此时，数据记忆部120a中保存的数据SCD1的数据量，如图7所示是存储扇区1行的182字节(主数据172字节+PI10字节)。接着，PI纠错处理电路120的综合运算部120b从数据记忆部120a读取数据SCD1的同时，数据记忆部120a将数据SCD1输出到PO纠错的PO纠错处理电路126的综合运算部126b输出。

综合运算部120b，算出PI的综合V(I)，向纠错处理电路120的PI纠错处理部120c输出。然后，PI纠错处理120c根据上述综合V(I)，进行将保存在数据记忆部120a里的数据的错误部分改写成正确的数据的PI纠错处理，将PI纠错处理完成的数据SCD1(I)通过FIFO121输出到DRAM118。

与此并行，PO纠错处理电路126的综合运算部126b算出从数据记忆部120a输出的上述一行部分的数据SCD1，算出关于其各列的PO的综合V(0)，将算出的值输出至PO综合运算记忆部126a。此时，在该PO综合运算记忆部126a中保存了182列部分的综合V(0)。

就13行反复进行了16次这样的处理，完成对1块的数据的PI纠错处理。此时，在PO综合运算记忆部126a中，保存了182列×16的PO综合V’(0)。然后，PO纠错处理部126c从PO综合记忆部126a读取综合V’(0)的同时，读取从DRAM118通过FIFO123实施了PI纠错处理的数据SCD1(I)，使对于存储扇区关于PO的纠错处理(PO纠错处理)完成(步骤S174、S175)。由此在DRAM118中，第一次关于PI以及PO的纠错处理完成的数据SCD1(0)通过FIFO123被保存起来。

第一次的PI、PO纠错处理完成后，进行第二次的PI、PO纠错处理。这里，首先切换电路127的路径切换到进行解扰码处理的路径R4。这个步骤完成后，从DRAM118第一次进行了PI、PO纠错处理的数据SCD1(0)通过FIFO119保存至PI纠错电路120的数据记忆部120a。然后，PI纠错电路120对保存在数据记忆部120a中的数据进行PI纠错处理的同时，PO纠错电路126算出PO的综合V(0)。然后，PI纠错电路120将这个实施了第二次PI纠错处理的数据SCD2(I)输出至解扰码电路125。解扰码电路125对该数据SCD2(I)实施解扰码处理，将这个实施了解扰码处理的数据DSD2(I)通过FIFO121保存至DRAM118。而，综合运算部126b算出PO的综合V(0)的同时，将该算出的PO的综合V(0)保存至PO综合记忆部126a。

这样的处理对一个块里反复进行，在第二次的PI纠错处理实施的同时，一个块部分的最终的综合V’(0)被保存至综合记忆部126a中。然后，PO纠错处理部126c将保存在DRAM118中的第二次的PI纠错处理以及实施过解扰码处理的数据DSD2(I)通过FIFO123读取，并对此进行PO纠错处理，该实施了第二次PO纠错处理的数据DSD2(0)通过FIFO123保存至DRAM118中(步骤S176、步骤S177)。而就这一系列的ECC处理，比如在特开平2001-237715号公报中被公布。接着检错电路122对这些已经进行过PI以及PO各两次纠错处理的数据DSD2(0)进行检错处理(步骤S178)。该检错处理是由检错处理电路122对每个存储扇区累计加法运算的值与该存储扇区中包含的EDC进行比较，这些值是否互相相等，将该数据块的全部存储扇区确认一遍，确认的结果写入到控制电路131中。

最后，控制电路131作为步骤S179，递增((increment)ECC_PTR，结束对于该块数据的ECC处理，返回到下一个块同步信号的待机状态(步骤S172)。

这样，上述的ECC处理结束的块数据最终被处于解扰码状态地被保存在DRAM118中。在步骤S174，数据没有被解扰码而写回到DRAM118，在以后再次进行纠错处理之际该读出数据准备为已经实施了加扰码状态的缘故。

以上说明的缓冲处理以及ECC处理的时间上的推移模式的表示如图13所示。即如图13所示那样，缓冲处理电路116在对块(N+1)进行缓冲处理的同步周期T(N+1)中，ECC装置133对块N进行PI以及PO的纠错处理各两次。接着，缓冲处理电路116在对块(N+2)进行缓冲处理的同步周期T(N+2)中，ECC装置133队块(N+1)进行PI以及PO的纠错处理各两次。这样，缓冲处理电路116缓冲处理的块的数据通常在下一个同步周期作PI以及PO的纠错处理各两次，然后保存至DRAM118。

发明内容

上述举例的DVD再生装置，以上述纠错装置为首到图中没有表示的微型计算机等其它的构成电路通常都要对上述的DRAM118通过存储器存取电路117进行存取操作。所以，向这个DRAM118的存取频度增加以后，在各存取之际的等待时间就会增加。因此，这个向DRAM118的存取所要时间，成为DVD存储的数据高可靠性地再生之际的处理速度的提高变得困难的原因。

本发明鉴于上述实际情况，其目的是提供一种，比如上述的DVD等附加纠错码，既能够使再生装置进行高速再生在存储介质上的数据，又有可以以更高的能力进行纠错处理的纠错装置。

该发明是在将纠错码附加在规定字节数的主数据上的同时，对于在对上述主数据实施了加扰码处理的加扰码数据上附加了纠错码的输入数据，进行码纠错处理的纠错处理装置，包括以下几个电路：对上述的输入数据基于上述的纠错码进行纠错处理，生成第一数据的纠错处理电路；对上述第一数据实施解扰码处理，生成第二数据的解扰码电路；对上述第二数据根据上述的检错码实施检错处理的加扰码电路；对上述第三数据进行加扰码处理而生成第三数据的加扰码电路，将上述第三数据置换成上述输入数据、提供给上述纠错处理电路的切换电路；上述纠错处理电路对上述输入数据反复进行上述的纠错处理，上述检错处理电路在反复进行的各个纠错处理中，进行上述的检错处理，上述检错处理电路在上述的检错处理中，没有检出数据错误时，停止上述反复进行的纠错处理，由此比如DVD等附加纠错码，既能够使再生装置高速再生记录在存储介质上的数据，又可以以更高的能力进行纠错处理。

附图说明

图1是就本发明有关的纠错装置的一种实施方式，其系统构成的示意方块图。

图2是就上述实施方式，ECC处理程序的示意流程图。

图3是本实施方式的ECC处理的程序示意流程图。

图4是本实施方式，表示缓冲处理以及ECC处理的时间推移的计时图表。

图5是DVD数据扇区的说明图。

图6是DVD的ECC块的说明图。

图7是上述ECC块的行替换以及存储扇区的说明图。

图8是现行的纠错装置，其系统构成的示意方块图。

图9是现行的纠错装置，与同步周期同步进行的缓冲处理以及ECC处理的时间推移示意计时图表。

图10是现行的纠错装置，就控制电路管理的指示器的示意说明图。

图11是表示缓冲处理程序的流程图。

图12是就现行的纠错装置，表示ECC处理程序的流程图。

图13是现行的纠错装置，表示缓冲处理以及ECC处理的时间推移的计时图表。

图中：11-检测器、12-RF放大器、13-读通道电路、14-同步检出电路、15-解调电路、16-缓冲处理电路、17-存储器存取电路、18-DRAM、19-FIFO、20-PI纠错电路、20a-数据记忆部、20b-综合运算部、20c-PI纠错处理部、21-解扰码电路、22-FIFO、23-检出处理电路、23a-PI检出处理部、23b-PO检出处理部、24-FIFO、25-PO纠错处理电路、25a-PO综合记忆部、25b-综合运算部、25c-PO纠错处理部、26-加扰码电路、27-切换电路、30-纠错处理电路、31-控制电路、33-ECC装置。

实施方式

以下，就本发明有关的纠错处理装置的实施方式，使用图1～图4进行说明。本实施方式中，存储了附加纠错码的数据的DVD作为介质使用的DVD再生装置，使用其纠错码对从介质读出的数据反复进行纠错处理，例示了对该数据的错码进行纠错的纠错处理装置。而在本实施方式中，如上所述，在DVD上存储的数据，包括在每个存储扇区附加的检错码EDC(Error Detection Code)、在ECC块单位中生成附加的内奇偶(PI)以及外奇偶(PO)纠错码。

图1是表示纠错装置以及其周围各种构成部分的方块图。在图1中，有一点线围成的部分是本实施方式所示的纠错装置。

如图1所示，该纠错装置，包括控制电路31和ECC装置33而构成。这之中ECC装置33，通过存储器存取电路17与外部存储器DRAM18(动态随机存储器)连接，在该DRAM18之间接受发送数据的同时进行纠错处理以及在其之后的检错处理等的ECC(Error Check and Correction)处理。

而另一方面，该纠错装置通过检测器11以及RF放大器12，将从DVD检出的信号从外部输入至读通道电路13。读通道电路13根据从RF放大器输出的信号生成规定频率的读通道时钟的同时，依照这个读通道时钟对输入信号取样，生成数据。同步检出电路14从取样的信号检出时钟同步信号，将其输入至控制电路31。解调电路15，对生成的数据进行解调，复原成为面向DVD记录对象的原始数据(调频前的数据)，将其输出至缓冲电路16。然后，缓冲电路16根据从控制电路31输出的上述同步信号同步的指令，将从解调电路15送出的数据通过存储器存取电路17写入DRAM18。有这一系列的处理，在DVD存储的数据被保存到DRAM18，与前使用面图8进行的说明的情况是一样的。

这样，从DVD读出的存储数据，以块为单位，保存到在DRAM18构成的链路缓存里。然后，与下一个同步信号同步，对保存在上述DRAM18中的数据进行的由二点锁线表示的ECC装置33进行的纠错处理以及检错处理等的ECC处理，也如上所述一样。

而上述纠错处理，是由包括对此进行PI纠错处理的纠错处理电路20、对此进行PO纠错处理的PO纠错处理电路25构成的纠错处理电路30执行的。

但是，该纠错装置ECC装置33，与图8所示的纠错装置的ECC装置133比较，其特征是以下的方面不同。即该ECC装置33配备有就PI进行纠错的PI纠错处理电路20在从DRAM18读出数据之际，对该数据进行加扰码处理的加扰码处理电路26。另外，作为向PI纠错处理电路20的输入，还配备有是否实施由该加扰码处理电路26进行加扰码处理的那能起切换作用的切换电路27。而，ECC装置33配备有上述PI纠错处理电路20、以及对应于进行PO纠错处理的PO纠错处理电路25的各种PI检出处理部23a以及PO检出处理部23b的检出处理电路23。

顺便说，在本实施方式的纠错处理装置中，与前面使用图9说明的纠错处理装置相同，与同步检出电路14检出的同步信号同步，进行缓冲处理以及ECC处理。然后，由同步检出电路14周期性地检出的同步信号与同步信号之间的期间作为一个同步周期，该同步周期的缓冲处理电路16进行缓冲处理。此时，如图1所示，与这个同步信号同步在外部发生的中断请求IRQ的同时，为了识别成为缓冲处理对象的块的识别编号BID从外部读出。接着，在下一个同步周期中，缓冲处理电路16在执行下一个块的缓冲处理的同时，RCC装置33对于先前进行的缓冲处理的块进行ECC处理。这样的ECC处理被执行的块，进一步应对在下一个同步周期开始时发生的中断请求IRQ从DRAM18被读出。以下同样，对缓冲处理的块，按顺序地在下一个同步周期执行ECC处理的同时，该被执行了ECC处理的块进一步在下一个同步周期应对中断请求IRQ，从DRAM18被读出。在这里，上述的BID可以是包含在与之对应的块的16个数据扇区里赋予的ID的全体，或者只是作为其先头的数据扇区的ID也可以。

而为了与这样的缓冲处理与ECC处理并行，控制电路31，如前面图10所说明的那样，管理指示这些处理对象的块的指示器。也就是说在这种情况下，控制电路31配备有分别指示正在进行的缓冲处理和ECC处理的块的二个指示器BUF_PTR以及ECC_PTR。而已经说明的是指示器ECC_PTR通常指示指示器BUF_PTR指示的块的一个之前的块。

其次，在本实施方式的上述构成中，关于由控制电路31的指令执行的ECC处理，使用图2以及图3所示的流程图进行说明。而这种情况下，从DVD读出的数据向DRAM18保存的缓冲处理，与前面图11所示的流程图同样按顺序进行。因此这里不对缓冲处理进行说明。

上述ECC处理之际，首先，控制电路31从外部接受ECC处理开始的指令，如图2所示，作为步骤201，ECC_PTR初始化。接着控制电路31等待块同步信号的检出(步骤S202)。然后，从同步检出电路14输入块同步信号，控制电路31作为步骤S203确认ECC处理指令是否发出。其结果是，ECC处理指令没有发出的情况时，ECC处理结束。或者在ECC处理指令发出时，启动ECC装置33。

被启动的ECC装置33，进行以下一系列处理。这里也与上述那样，为了使纠错处理适当进行，必须以被加扰码的数据为对象。

图3是对ECC装置33的一系列处理进行说明的流程图。这种情况下，首先，将加扰码电路26的次段(即下面的部分)设置的切换电路27的路径切换到通过加扰码处理的路径R1。该切换电路27的切换动作，由从控制电路31的控制信号CS进行。而切换电路的切换动作完成后，ECC处理开始。

首先，PI纠错处理电路20，将在DRAM18里保存的数据之中的指示器ECC_PTR指示的块(成为ECC处理对象的块)的数据SCD1(1行182字节)经由FIFO19读出，保存至该电路20中的数据记忆部20a中。接着PI纠错处理电路20的综合运算部20b根据PI对该保存的数据SCD1实施综合运算，算出综合V(I)。与此同时，依据该算出的PI的综合V(I)，PI纠错处理部20c对数据SCD1就PI进行纠错处理(PI纠错处理)。与此并行，数据SCD1也被读入到PO纠错处理电路25的综合运算部25b。然后，综合运算部25b根据PO实施综合运算，算出综合V(0)，将算出的182列的综合V(0)保存至PO综合记忆部25a。接着，PI纠错处理电路20将上述实施了PI纠错处理的数据SCD1(I)输出至解扰码电路21。然后，解扰码电路21对该数据进行解扰码处理，生成数据DSD1(I)，通过FIFO22，将这个数据写入到DRAM18的同时，向检出处理电路23之中的PI检出处理部23a输出。就13行反复进行16次这样的处理，对一块的数据进行第一次的PI处理(步骤S304)。

在步骤S305中，PI检出处理部23a进行关于PI方向(行方向)的检错处理，将检出结果Q1输出至控制电路31。在这个时候的检错处理中，比较在每个存储扇区累计加算的主数据的值和包含在该存储扇区的EDC，确认各值之间是否相等那样地进行。而PI有关的检错处理结果没有检出数据错误时，判定成为ECC处理对象的块的数据没有错误，生成控制信号J1，向PI纠错处理电路20输出处理停止命令。其结果，终止在步骤S305的ECC处理，向步骤S312转移处理。另一方面，关于PI检错处理的结果，检出数据错误时，对PO纠错处理电路25生成控制信号J2，指示进行就PO的纠错处理(PO纠错处理)，向下一步骤S306转移处理，进行PO纠错处理。

步骤S306中，DRAM18中保存的数据之中，第一次实施了PI纠错处理以及解扰码处理的数据DSD1(I)通过FIFO24被PO纠错处理部25c读出，依据上一步骤S304算出的综合V’(0)进行PO纠错处理。而解扰码处理按规定的方式规则地执行，因此预先算出表示错误位置以及错误大小的综合V’(0)的话，对于实施了解扰码的数据也可以进行PO纠错处理。

在步骤S307中，对于第一次PO纠错处理完成的数据DSD1(0)，检出处理电路23的PO检出处理部23b进行PO方向(列方向)的检错处理，检出结果Q2被输入至控制电路31。这一步骤S307的处理也与步骤305相同，没有检出错误数据时，ECC处理终止，向步骤S312转移处理。而检出错误数据时，向下一步S308转移处理，进行第二次PI的纠错处理。

在步骤S308中，控制电路31首先将切换电路27的路径切换至经过加扰码电路26的路径R2。然后，加扰码电路26通过FIFO19从DRAM18读取第一次PI以及PO的纠错处理完成的数据DSD1(0)，对此进行加扰码处理，将实施了该处理的数据SCD2保存至PI纠错处理电路20的数据记忆部20a。接着，与步骤S304相同，实施就PI的纠错处理，处理完的数据SCD2(I)向解扰码电路21输出。解扰码电路21对该输出的数据SCD2(I)实施解扰码处理，其解扰码处理完成的数据DSD2(I)通过FIFO22写回至DRAM18。

在步骤S309中，检出处理电路23对上述实施了解扰码处理的数据DSD2(I)与步骤305相同地进行PI方向的纠错处理，其检出结果Q1输出至控制电路31。这里，在数据DSD2(I)中没有检出数据错误时，将处理转移到步骤S312，终止ECC处理。反之，检出数据错误时，向下一步骤S310转移处理，PO纠错处理电路25进行第二次PO纠错处理。

在步骤S310中，对通过FIFO24读出PO纠错处理电路25的PO纠错处理部25c实施了第二次PI纠错处理的数据DSD2(I)进行第二次PO纠错处理。在这个步骤S310中，与步骤S306相同，依照以前的S308算出的综合V’(0)进行PO纠错处理。

在步骤S311中，检出处理电路23的PO检出处理部23b对第二次PO纠错处理完成的数据DSD2(0)进行PO方向(列方向)的检错处理，其检出结果Q2输出至控制电路31。该步骤S307的处理中，只保持检错处理的结果，不根据这个结果进行判定，终止对这个块的ECC处理。

在步骤S312中，控制电路31递增指示器ECC_PTR，返回到下一个块同步信号的待机状态(图2的步骤S202)。

这样，作为上述步骤S202～步骤S203的一系列处理，限定PI以及PO的纠错处理各进行两次，直到在数据中没有检出错误，判定‘错误检出处理OK’为止反复交替进行。在本实施方式的情况下，在上述各步骤的任何时间点，即使终止对这些块的ECC处理，写回到DRAM18的数据也总是被解扰码了的数据。即，无论作为ECC处理纠错处理进行多少回，写回DRAM18的数据可以作为原来的主数据而使用。而作为PI以及PO的纠错处理的反复次数，限定为各二次，是由于一个同步周期可以执行纠错处理的次数的限制，其限制的次数根据情况是可以变更的。

顺便说，对上述各块的反复进行的ECC处理以被检出的ECC处理指令信号为条件。作为无法检出这个ECC处理指令信号的情况，比如，可以是从DVD希望读出的数据终止时，或者由于什么原因数据的再生动作被中断时等等。

图4，模式地表示了这样的再生动作的控制之际的缓冲处理以及ECC处理的时间推移。

即，如图4所示那样，缓冲处理电路16对块(N+1)进行缓冲处理的同步周期T(N+1)中，ECC装置33以这个顺序对块N各执行一次PI以及PO的纠错处理。接着，缓冲处理电路16对块(N+2)进行缓冲处理的同步周期T(N+2)中，ECC装置33以这个顺序对块(N+1)各执行一次PI以及PO的纠错处理。接着，缓冲处理电路16对块(N+3)进行缓冲处理的同步周期T(N+3)中，ECC装置33以这个顺序对块(N+2)各执行共计三次PI、PO以及PI的纠错处理。进而，缓冲处理电路16对块(N+4)进行缓冲处理的同步周期T(N+4)中，ECC装置33对块(N+3)执行一次PI的纠错处理。以下同样，缓冲处理电路16缓冲处理的块的数据通常在下一周期中PI以及PO的纠错处理限制各作二次，交替执行，直到出现‘检错处理OK’的判定为止，其结果保存至DRAM18。

如以上说明，由本实施方式的码纠错装置，可以得到以下的效果。

(1)关于附加了纠错码以及检错码存储在DVD上的数据的再生装置，由检出处理电路23判定‘检错处理OK’的时间点，针对作为对象的块的ECC处理将被终止。因此，纠错处理执行的次数比较现行固定地确定执行次数的情况，可以得到削减。由此，不会招致数据再生之际的可靠性降低，从纠错装置向DRAM18的存取频度可以得到削减。即可以节省DRAM18的带宽，进而使数据以更高的速度进行再生操作。

(2)纠错处理之后，通常解扰码处理的数据写回至DRAM18。因此即使以执行了加扰码处理存储在存储介质上的数据为对象的情况下，在任意时间点，中断包含在ECC处理中的纠错处理，其写回至DRAM18的数据都可以作为主数据使用。

(3)作为码纠错装置，配备有从DVD被读出的信号检出同步信号的同步检出电路14、与此同步的数据的抽出以及经过解调得到的块单位的数据被缓冲存储至DRAM18的缓冲处理电路16。因此控制电路31根据从DVD读出的信号与正确的同步信号同步，可以执行从缓冲处理电路16向DRAM18缓冲处理数据的指令。

(4)对上述各块的ECC处理以在一个同步周期可以执行的次数为限度执行。因此纠错处理在规定次数反复，即使纠错没有做完，也不会对下一个块的ECC处理产生影响，处理可以顺利进行。而且在这种情况，通过从外部参照纠错处理的结果，可以判断从DVD读出的数据是否还存在错误。

(5)对于从DVD读出，生成附加了由内奇偶(PI)和外奇偶(PO)组成的纠错码的数据，PI的纠错处理与PO的纠错处理是交替执行的。因此，即使对于包含有作为单发性的随机错误和跨越一定范围连续发生的突发性错误的数据，也可以有很高的纠错能力。这种情况主要是，由执行PI的纠错处理对随机错误进行纠错，同时由执行PO的纠错处理对突发性错误进行纠错。由于反复进行这些操作，得到了很高的纠错能力。

而上述的实施方式也可以作以下的变更。

在上述的实施形态，加扰码电路26和解扰码电路21是作为不同的电路加以说明的，并不一定限定为这种构造。例如，通过在实行了加扰码的数据上可以再实行加扰码，在得到没有实行加扰码的非加扰数据的场合，加扰码电路26可以兼作解扰码电路21。

在上述的实施方式中，与同步检出电路14检出的同步信号同步，执行缓冲处理的情况进行了说明，与这个同步信号不同步执行缓冲处理的构成也可以。

在上述的实施方式中，就码纠错装置在其内部具备的从DVD接收信号从取样处理直到缓冲处理的执行这一系列处理的构成要素进行了说明，但是并不是一定限定于这些构成。码纠错装置不限定一定要具备上述一系列处理功能的构成要素，这些构成要素设置在码纠错装置以外也可以。

上述实施例对作为码校正装置的各个功能的用硬件实现的场合进行了说明，这些功能中的一部分也可以用软件来实现。

上述实施方式中，就码纠错装置的处理对象作为纠错码有生成副加在数据上的内奇偶PI以及外奇偶PO的情况进行了说明，但是也不一定限定这个构成。生成附加在数据上的二种纠错码也不限定为PI以及PO，对于具有一种纠错码生成附加的格式的数据，本发明也可适用。这种情况下当然没有必要PI、PO、PI、PO、—等那样使用不同种类的纠错码的纠错处理交替进行。

在上述实施方式中，就作为DVD存储介质使用的数据再生装置进行码纠错的码纠错装置进行了说明，但是并不限定这种构成。不限定上述的DVD，附加纠错码来对存储在存储数据的错码进行纠错的其它的码纠错装置，本发明也可以适用。

根据本发明，削减了不需要的向外部存储器的存取操作，可以节省外部存储器的带宽。因此外部存储器里保存的数据经过纠错处理读出之际，其读出操作可以更高速度地执行。

Claims (4)

1.一种码纠错装置，

在规定字节数的主数据中附加纠错码的同时，对于在对上述主数据进行过加扰码处理的加扰码数据上附加了纠错码的输入数据进行码纠错处理的码纠错装置，其特征在于，具备：

对上述输入数据根据上述纠错码进行纠错处理，生成第一数据的纠错处理电路，

对上述第一数据进行解扰码处理从而生成第二数据的解扰码电路，

对上述第二数据根据上述纠错码进行检错处理的检出处理电路，

对上述第二数据进行加扰码处理生成第三数据的加扰码电路，

将上述第三数据置换为上述输入数据、提供给上述纠错处理电路的切换电路，

上述纠错处理电路，对上述输入数据反复进行上述纠错处理，

上述检出处理电路，在反复进行的上述各个纠错处理中，进行上述的检错处理，

上述检出处理电路在上述检错处理中没有检出错误数据时，停止上述反复进行的纠错处理。

2.如权利要求1所述的码纠错装置，其特征在于：

上述的纠错码包含第一纠错码以及第二纠错码，

上述检出处理电路根据上述第一纠错码对上述输入数据进行第一纠错处理的同时，对实施了上述第一纠错处理的数据根据第二纠错码进行第二纠错处理，

上述检出处理电路，对进行了上述第一纠错处理的数据进行第一检错处理的同时，对进行了上述第二纠错处理的数据进行第二检错处理。

3.如权利要求2所述的码纠错装置，其特征在于：

上述第一以及第二检错处理的至少一方的处理中，没有检出错误数据时，停止上述反复进行的第一以及第二纠错处理。

4.如权利要求2或3所述的码纠错装置，其特征在于：

上述的输入数据是DVD数据，上述第一以及第二纠错码作为各自DVD数据的一部分是附加在上述主数据上的内奇偶码以及外奇偶码。

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