CN1625093A - 丢弃错误的逻辑传输单元的方法与装置 - Google Patents
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Abstract
本发明为一种丢弃错误的逻辑传输单元的方与装置，包含一逻辑电路、一比较电路、一控制电路以及一存储器介面的装置，该逻辑电路针对(1)一具有一连串逻辑传输单元(LTUs)的一资料信号及(2)一第一控制信号产生一检查信号。比较电路针对检查信号与数据信号产生一比较信号。控制电路针对一数据有效信号与比较信号产生(1)一第一控制信号以及(2)指示每一逻辑传输单元是有效或是无效状态的一第二控制信号。存储器介面针对第二控制信号产生一输出资料信号，且其通常只储存具有一有效状态的逻辑传输单元。
Description
技术领域
本发明有关于一种数据传输的方法与装置，特别是关于一种可应用在硬件上用以丢弃错误的逻辑传输单元的方法与装置。
背景技术
一种分码多重存取(Code Division Multiple Access，CDMA)通信系统可以使用一服务资料单元(Service Data Unit，SDU)讯框传送与接收资料。为了数据传送，服务数据单元(SDUs)可以使用一实体层辅助通道(Physical layer Supplemental Channel，SCH)。一服务数据单元(SDU)讯框可以包含一负载(payload)与一讯框周期重复检测字段(cyclical redundancy check(CRC)field)。讯框周期重复检测(CRC)可以用以侦测于负载中的错误。当使用回旋码(convolutional code)时，多任务子层(multiplex sublayer)可以使用逻辑传输单元(LogicalTransmission Units，LTUS)去组合成实体层辅助通道的服务数据单元讯框(SCH SDUs)。每一逻辑传输单元包含一负载以及一逻辑传输单元的周期重复检测字段(LTU CRC field)，逻辑传输单元的周期重复检测字段可以用来侦测于逻辑传输单元的负载中的错误。
参照图1，显示一实体层辅助通道的服务数据单元讯框10(SCHSDU frame)，其包含若干逻辑传输单元(LTUs)12a-12n与一讯框周期重复检测14(frame CRC)。传系统统使用逻辑电路(通常是译码器的一部份)去计算一讯框周期重复检测，藉以与一已接收的讯框周期重复检测相比较。译码器通常包含一计算讯框周期重复检测(frameCRC)的子模块(sub-module)，并且提供一指示周期重复检测(CRC)通过或失败状况的信号。如此的比较指出讯框负载是否有效或无效，若周期重复检测(CRC)的比较结果是失败时，可以丢弃且不处理整个讯框。
另一传统的方法使用软件计算逻辑传输单元的周期重复检测(LTU CRC)。使用这种方法时，若于周期重复检测字段之间没有匹配时，会丢弃逻辑传输单元。若有匹配存在时，则软件会处理逻辑传输单元的资料。单一无效的逻辑传输单元12a-12n会导致整个讯框具有一无效的周期重复检测字段14。无匹配的讯框周期重复检测字段的讯框资料可以仍然包含一或多个有效逻辑传输单元12a-12n。直到比较周期重复检测字段为止，通过一处理器来计算逻辑传输单元的周期重复检测(LTU CRCs)16a-16n将消耗每秒几百万个指令(MIPS)且延迟处理逻辑传输单元数据。
有需要在丢弃讯框之前先去确认于讯框中的个别逻辑传输单元，查看是否还有任一逻辑传输单元是有效的且可以使用。此外，亦有需要使用硬件检查逻辑传输单元的周期重复检测(LTU CRC)来丢弃无效的逻辑传输单元，藉以减少于软件处理上的负载。
发明内容
本发明的目的是提供一种丢弃错误的逻辑传输单元的方法与装置，藉以减少于软件处理上的负载。
为达上述目的，本发明采用的技术手段如下：
一种丢弃错误的逻辑传输单元的装置，包含：
一逻辑电路，用以针对(1)具有一连串逻辑传输单元的一数据信号以及(2)一第一控制信号产生一检查信号；
一比较电路，用以针对该检查信号与该数据信号产生一比较信号；
一控制电路，用以针对一数据有效信号与该比较信号产生(1)该第一控制信号以及(2)指出每一该逻辑传输单元为一有效或为一无效状态的一第二控制信号；以及
一存储器介面，用以针对该第二控制信号产生一输出资料信号，其中该存储器介面只储存具有该有效状态的该逻辑传输单元。
本发明的一种使用硬件去丢弃错误的逻辑传输单元的方法，包含：
产生一检查信号，其针对(1)具有一连串逻辑传输单元的一资料信号以及(2)一第一控制信号；
产生一比较信号，其针对该检查信号与该资料信号；
产生(1)该第一控制信号以及(2)指出每一该逻辑传输单元是一有效或一无效状态的一第二控制信号，其针对一资料有效信号与该比较信号；以及
通过只储存具有一确定状态的该逻辑传输单元产生一输出数据信号，其针对该第二控制信号。
本发明的目的、特征与优点如下：
可(1)实施在硬件上、(2)当进行有效逻辑传输单元的负载时(处理过或是没处理过)，只丢弃无效的逻辑传输单元(LTUs)、(3)使用软件来减少计算一周期重复检测的需要、(4)可减少计算逻辑传输单元的周期重复检测(LTU CRC)字段所需的每秒几百万个指令(MIPS)以及/或(5)比传统方法更早开始处理负载。
附图说明
图1为说明一实体层辅助通道的服务资料单元讯框(SCH SDUs)的一示意图。
图2为说明本发明的一较佳实施例的一方块图。
图3为说明图2的周期重复检测逻辑电路的一示意图。
图4为说明图2的存储器介面的一示意图。
图5为说明本发明的一流程图。
图中符号说明：
10 实体层辅助通道的服务数据单元讯框(SCH SDU frame)
12a-12n 逻辑传输单元(LTUs)
14 讯框周期重复检测(frame CRC)
16a-16n 逻辑传输单元的周期重复检测字段(LTU CRCs)
100 系统
102 译码器
104 负载处理区块
110 电路
112，114，116，118区块(或电路)
120，122 接收信号DATA的一输入
124 接收信号DATA_VLD的一输入
126 接收信号CMP的一输入
128，130，132，136，140，142 一输出
134，138 输入
150 状态机
152 计数器
154，212 栅极
156，208 暂存器
158 输入区段(或电路)
160a-160n 连续元件
162a-162n-1，210 多工器
164a-164n 栅极
202 存储器
204，206 计数器
300 方法
302 开始状态
304，306，308，310，312，316，320，322，326 状态
314，318，324 判定状态
具体实施方式
本发明的若干实施例会详细描述如下。然而，除了该详细描述外，本发明还可以广泛地在其它的实施例施行。亦即，本发明的范围不受已提出的实施例的限制，而应以本发明提出的申请专利范围为准。
图2为说明本发明的一较佳实施例的系统100的方块图。系统100通常包含一译码器102、一非必要的负载处理区块104(payloadprocessing block)以及一电路110。通常本发明使用电路110来实施，然而，电路110组合系统100的其它元件，也可以是根据本发明的精神的其它实施例。负载处理区块104可以根据若干预定的标准之一去提供处理。
电路110通常包含一区块112(或电路)、一区块114(或电路)、一区块116(或电路)以及一区块118(或电路)。电路112可以是一周期重复检测逻辑电路，电路114可以是一比较电路，电路116可以是一控制电路，电路118可以是一存储器介面电路。电路112可具有接收信号(例如DATA)的一输入120。
信号DATA代表从译码器102接收的一连串资料字符，资料字符可以是如图1所示的实体层辅助通道的服务数据单元(SCH SDUs)的数据字符。电路114可以具有一亦可以接收信号DATA的输入122。电路116可以具有一可以接收来自译码器102的一信号(例如DATA_VLD)的输入124。控制区块116也可以具有一可以接收来自比较电路114的一信号(例如CMP)的输入126。控制区块116可以产生一控制信号(例如CTR1)与针对信号DATA_VLD与信号CMP产生一控制信号(例如CTR2)。控制信号CTR2可以是代表若干个别的控制信号的一多位控制信号。控制信号CTR1可以提供于一输出128，信号CTR2可以提供于一输出130。逻辑电路112可以针对信号DATA与信号CTR1产生一信号(例如CRC_OUT)。信号CRC_OUT可以是从一输出132至一输入134所提供的一检查信号。比较电路114可以针对信号DATA与信号CRC_OUT产生一信号CMP，并且从一输出136提供信号CMP。存储器介面118可以具有一接收信号CTR2的输入138。存储器介面118可以从一输出140提供一信号(例如MEMDOUT)以及从一输出142提供另一信号(例如LTU_CNT)。信号MEMDOUT通常表示离开存储器介面118的资料。信号LTU_CNT通常表示一计数信号，其用以指出存储器介面118中储存的逻辑传输单元(LTUs)数量。
于一讯框结束的一周期重复检测字段一般用以侦测于负载中的错误。周期重复检测字段一般在每一讯框基础上产生，讯框资料可以包含一负载与一讯框周期重复检测。使用复数个逻辑传输单元(LTUs)可组合成一讯框。每一逻辑传输单元包含一负载与一逻辑传输单元的周期重复检测字段。一逻辑传输单元的周期重复检测字段可用以侦测于逻辑传输单元的负载中的错误。一般而言，一接收器包含逻辑电路以计算讯框负载的讯框周期重复检测字段。于一计算讯框周期重复检测字段与一接收讯框周期重复检测字段之间的匹配错误可用来指出讯框负载中的错误。
本发明不仅对于处理过的讯框周期重复检测字段匹配所接收的讯框周期重复检测字段的情况下是有用的，而且于一或多个处理过的逻辑传输单元的周期重复检测字段匹配所接收的逻辑传输单元的周期重复检测字段时也一样适用。当特别的负载没有问题时(例如一有效负载)，可以使用有效负载。通过只丢弃有错误的逻辑传输单元(与使用有效逻辑传输单元的负载)可以减少整个每秒几百万个指令(MIPS)的使用量。再者，因为只有有效的逻辑传输单元(LTUs)被储存，所以可以较早开始处理有效负载(例如无须通过软件去处理逻辑传输单元的周期重复检测)。
译码器102所提供的新字符通常通过周期重复检测逻辑112处理。于逻辑传输单元结束时，从周期重复检测逻辑112提供的计算过的逻辑传输单元的周期重复检测通常作为信号CRC_OUT。比较器114比较一计算逻辑传输单元的周期重复检测与由译码器102所提供的一接收逻辑传输单元的周期重复检测(例如包含一信号DATA)。之后比较器114提供信号CMP作为字符是否匹配的指示。控制区块116提供控制信号CTR1与CTR2分别给周期重复检测逻辑112以及存储器介面118。储存或丢弃一特定的逻辑传输单元(LTUs)以响应信号CMP。
存储器介面118包含一存储器用以储存逻辑传输单元(LTUs)负载(详细描述如图4)。逻辑传输单元(LTUs)负载可于写入存储器或未处理储存之前就先进行处理，每一储存逻辑传输单元的第一地址保留在暂存器中，且若是有一错误的逻辑传输单元发生时亦会储存。在讯框结束时，存储器只包含正确的逻辑传输单元的负载。存储器介面118可提供储存于存储器中的逻辑传输单元以作为下一个阶层使用(硬件或软件)。
图3是周期重复检测逻辑电路112的示意图。周期重复检测逻辑计算一特定负载的周期重复检测字段，于本实施例中，使用16位元的周期重复检测。然而，也可使用其它周期重复检测的位元大小以符合特定装置的设计准则。此外，也可以实施不同的方法来计算逻辑传输单元的周期重复检测。
周期重复检测逻辑电路112通常包含一状态机150、一计数器152、一逻辑门154、一暂存器156以及一输入段158(或电路)。栅极154可以是“与”(AND)门，暂存器156可以是周期重复检测移位暂存器(CRC shift register)，周期重复检测移位暂存器156通常包含一或多个连续元件160a-160n、一或多个多工器162a-162n-1以及一或多个逻辑门164a-164n。逻辑门164a-164n可以是“XOR”异或门。然而，逻辑门的其它型式或组合，可以相配于特定装置的设计准则来实施。多项式(polynomial)的个别位元(例如[15:0])提供给不同多工器162a-162n-1的控制输入作为信号POLY(15)、信号POLY(14)、信号POLY(0)等等。多项式[15:0]通常是一预先决定的16位元常数(在实施例中是使用16位元)。
于每一逻辑传输单元开始时，通过一确立的信号(例如CRC_INIT)去设定移位暂存器156为一已知值。当译码器102提供一新字符时，会触发一周期重复检测状态机150(CRC state machine)。状态机150通过一致能信号(例如EN)的确立致能计数器152与移位暂存器156。每一新字符经过周期重复检测移位暂存器156来进行移位。使用一4位元计数器以计数达到16移位(或周期)。经过16周期之后，通过不确立EN信号使计数器152与移位暂存器156都变成停用(disabled)。等到所有负载的字符经过周期重复检测逻辑电路112的移位之后，周期重复检测移位暂存器156提供计算逻辑传输单元的周期重复检测资料作为一信号CRC_OUT。当最后位是一移位时，逻辑门154通常确立一信号(例如SFTDONE)。图3中显示一与门(AND门)，但其它逻辑门可配合特定装置的设计准则来实施。
参照图4为一存储器介面118的示意图。存储器介面118通常包含一存储器202、一计数器204、一计数器206、一暂存器208、一多工器210以及一逻辑门212。额外的逻辑门亦可包含于存储器202的输入/输出端。若一写入致能信号(例如MEMWE)或者一读取致能信号(例如MEMRE)是确立时，逻辑门212可以用来致能存储器202。在本实施例中，可以是一同步信号端口存储器(synchronous single portmemory)。然而，也可以使用不同型式的存储器来配合特定装置的设计准则。通常，应该有足够的存储器202的大小以保持一可支持的最大讯框的负载。然而，也可以使用其它的大小与配置。例如使用具有二个记忆库的存储器202，这里每一记忆库大到足以保持一所支持的最大的逻辑传输单元负载。于本实施例中，当读取记忆库时，另一记忆库则被写入，因而增加系统100的整体速度。存储器介面118接收的不同信号(例如MEMDIN、MEMWE、MEMRE、INCCNTO、LDCNT、RSTCNT、LDREG、INCCNT1以及RD_ADDR)皆可表示是图2中的信号CTR2，不同信号的细节描述如图5与说明书内容所示。
当接收一新逻辑传输单元时，一开始地址储存于暂存器208中。译码器102提供负载后接着逻辑传输单元的周期重复检测。于储存负载字符之后(处理过或未处理过)，处理过的逻辑传输单元的周期重复检测字段与所接收的逻辑传输单元的周期重复检测字段相比较。当匹配时，递增地址计数器204以指向下一个地址，其将储存下一个逻辑传输单元的第一数据负载。逻辑传输单元计数器206计数于存储器202中有效逻辑传输单元的数目，并且于那时递增。当不匹配的时候，逻辑传输单元计数器206不递增，并且利用储存在暂存器208的数值(包含错误逻辑传输单元的开始地址)充满地址计数器204。从地址计数器204所充满的地址开始将新的逻辑传输单元储存，所以先前储存的无效逻辑传输单元会被覆写。
于一特定讯框结束时，存储器202只包含正确的逻辑传输单元，逻辑传输单元计数器206提供储存于存储器202中的逻辑传输单元的数目。当使用一单端口存储器202时，于存储器202介面上的控制可以在一读取模式与一写入模式之间切换，并且资料可从存储器202中读写或将资料读写入存储器202中。
每一讯框开始时可重设计数器204与206。每一逻辑传输单元开始时，地址计数器数值储存于地址暂存器208中。然后，逻辑传输单元负载(处理过或没处理过)储存于存储器202中。地址计数器204于储存于存储器202的每一字符之后递增一次。于完整的逻辑传输单元负载储存于存储器202之后，对于处理过的逻辑传输单元的周期重复检测以及所接收的逻辑传输单元的周期重复检测之间的比较进行检查。若逻辑传输单元的周期重复检测字符无匹配，则已储存的开始地址被填入地址计数器204中，有效地丢弃错误的逻辑传输单元。
图5为一本发明的方法300的流程图。方法300通常包含一开始状态302、一状态304、一状态306、一状态308、一状态310、一状态312、一判定状态314、一状态316、一判定状态318、一状态320、一状态322、一判定状态324以及一状态326。状态302可以是一开始状态。状态304通常提供信号RSTCNT以重新设定计数器204与206。状态306通常通过产生的信号CRC_INIT来重设周期重复检测逻辑。状态308通常提供信号LDREG以储存开始地址于地址暂存器208中。接着，状态310通常储存资料于存储器中。再来，状态312通常提供信号INCCNTO以递增(increment)地址计数器204。接着，判定状态314判定一逻辑传输单元是否结束。若无，方法300移回至状态310。若有，方法300移至状态316。状态310、状态312以及判定状态314可以视为一逻辑传输单元的处理段328。
接着，状态316将周期重复检测字符与计算周期重复检测相比较。接着，判定状态318决定周期重复检测是否相等，若有，方法300移至状态322，若无，方法300移至状态320。状态320产生一信号LDCNT，其可将储存于地址暂存器208中的数值填入计数器204。状态322产生信号INCCNT1用以递增逻辑传输单元的计数器206。接着，状态324判定讯框是否结束。若无，方法300移回至状态306。若有，方法300移至状态326。只储存有效逻辑传输单元可减少计算逻辑传输单元的周期重复检测字段所需的每秒几百万个指令(MIPS)。特定负载的处理会比使用传统的方法更早开始。
图5中的流程图所达到的功能，熟悉本领域技术人员依据本发明的内容，可利用一传统通用数字计算机程序来实施。根据本发明所揭露的技术，有经验的程序员可准备适当的软件程序撰写，也如同熟悉本领域技术人员一样，其实施的效果也是显而易见的。
本发明的实施可通过专用的集成电路(ASICs)、现场可编程门阵列(Field Programmable Gate Arrays，FPGAs)或相互连接的传统元件电路的适当网络。如上所述，熟悉此项技艺者可针对上述元件进行修饰是显而易见。
本发明也包含一计算机产品，例如是包含指令用来程序计算机去执行处理的一储存媒体。储存媒体包含任何型式的盘片，例如软磁盘(floppy disk)、光盘(optical disk)、光盘只读存储器(CD-ROM)、磁性光盘(magneto-optical disks)、只读存储器(ROMs)、随机存取存储器(RAMs)、可擦去可编程只读存储器(EPROMs)、电可擦可编程只读存储器(EEPROMs)、快闪擦除存储器(flash memory)、磁或光卡(magnetic or optical cards)或任何型式适合储存电子指令的媒体，但不限于此。
本发明的不同信号通常显示在个别的输入与输出，在另一实施例中，若干或全部的不同信号可经由一或多个需要的输入与输出去多任务处理，本发明的不同信号可以在串联与并联的配置中以单一位或多位信号的方式实施。
本发明的不同信号通常是“开”(例如一数字高或1)或“关”(例如一数字低或0)。然而，信号的开(例如确立)与关(例如不确立)状态的特别极性可配合特定装置的设计准则而调整(例如反向)。
本发明可使用在分码多重存取(Code Division Multiple Access，CDMA)芯片组(chipset)的部分上，本发明除了对于分码多重存取的设计上是非常有用之外，本发明还可应用在其它设计的静态时序分析。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在所述的权利要求范围内。
Claims (10)
1.一种丢弃错误的逻辑传输单元的装置，其特征是，包含：
一逻辑电路，用以针对(1)具有一连串逻辑传输单元的一数据信号以及(2)一第一控制信号产生一检查信号；
一比较电路，用以针对该检查信号与该数据信号产生一比较信号；
一控制电路，用以针对一数据有效信号与该比较信号产生(1)该第一控制信号以及(2)指出每一该逻辑传输单元为一有效或为一无效状态的一第二控制信号；以及
一存储器介面，用以针对该第二控制信号产生一输出资料信号，其中该存储器介面只储存具有该有效状态的该逻辑传输单元。
2.如权利要求1所述的丢弃错误的逻辑传输单元的装置，其特征是，该存储器介面更用以产生一计数信号以指出储存于该存储器介面的该逻辑传输单元的数目。
3.如权利要求1所述的丢弃错误的逻辑传输单元的装置，其特征是，复数个该逻辑传输单元可以是一服务数据单元。
4.如权利要求1所述的丢弃错误的逻辑传输单元的装置，其特征是，该存储器介面更针对一或多个处理信号产生该输出资料信号。
5.如权利要求1所述的丢弃错误的逻辑传输单元的装置，其特征是，该存储器介面包含：
一存储器，包含复数个地址；
一地址计数器，用以计算被使用的该地址的数目；
一逻辑传输单元计数器，用以计算有效逻辑传输单元的数目；以及
一地址暂存器，储存一基本地址。
6.如权利要求1所述的丢弃错误的逻辑传输单元的装置，其特征是，该逻辑电路包含一周期重复检测逻辑电路。
7.如权利要求1所述的丢弃错误的逻辑传输单元的装置，其特征是，该逻辑电路包含一有限状态机。
8.如权利要求1所述的丢弃错误的逻辑传输单元的装置，其特征是，该检查信号包含一多位元信号，并且该资料有效信号包含一单一位元信号。
9.如权利要求1所述的丢弃错误的逻辑传输单元的装置，其特征是，该检查信号于该资料信号中传送，且该数据有效信号从该数据信号译码。
10.一种使用硬件去丢弃错误的逻辑传输单元的方法，其特征是，包含：
产生一检查信号，其针对(1)具有一连串逻辑传输单元的一资料信号以及(2)一第一控制信号；
产生一比较信号，其针对该检查信号与该资料信号；
产生(1)该第一控制信号以及(2)指出每一该逻辑传输单元是一有效或一无效状态的一第二控制信号，其针对一资料有效信号与该比较信号；以及
通过只储存具有一确定状态的该逻辑传输单元产生一输出数据信号，其针对该第二控制信号。
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