CN1263111C - 一种电容器和一种晶体管及其制造方法 - Google Patents

Abstract

本发明公开了一种利用不同介电常数的插塞构成的电容器和晶体管及其制造方法，其中低介电常数的插塞是作为元件隔离用，高介电常数的插塞是做为耦合用，例如电容器介电层或栅极绝缘层；本发明还提供了一种利用热膨胀系数不向于基底的插塞构成的双轴应变的晶体管和单轴应变的晶体管及其制造方法，若插塞的热膨胀系数比基底大，则于主动区可形成双轴拉伸应变通道的晶体管；若插塞的热膨胀系数比基底小，则于主动区可形成双轴压缩应变通道的晶体管；若于主动区的一相对边形成热膨胀系数较大的绝缘插塞，另一相对边形成势膨胀系数较小的绝缘插塞，则于主动区可形成单轴应变的晶体管。

Description

一种电容器和一种晶体管及其制造方法

技术领域

本发明涉及一种电子元器件及其制造方法，尤指一种利用不同介电常数的绝缘插塞构成的电容器和晶体管及其制造方法，此外本发明还提供一种利用热膨胀系数不同于基底的绝缘插塞构成的双轴应变的晶体管和单轴应变的晶体管及其制造方法。

背景技术

浅沟槽隔离结构(shallow trench isolation，STI)是0.25微米以下CMOS制程中最常使用的隔离元件。然而，随着浅沟槽隔离结构的尺寸继续缩小至0.15微米以下，来自于相邻源极/漏极接合区偏压的电场会容易穿透通道区。因此，会导致例如Vt扰动等的负面效应。为了消除场穿透效应，有人提出金属屏蔽的浅沟槽隔离结构，是在隔离沟槽的衬氧化层形成后，填入一层导电材质，例如掺杂的复晶硅。将上述沟槽中的导电材质接地，可以提供良好的屏蔽效果，因此可以消除晶体管的窄宽效应(narrow width effect)和Vt扰动的问题。然而此种制程较为复杂。因此，有必要提出更好的隔离结构和制程。

另外，随着栅极元件尺寸的缩小化，要使金属氧化物半导体场效晶体管(MOSFET)元件能在低操作电压下，具有高驱动电流和高速的效能是相当困难的。因此，许多人在努力寻求改善金属氧化物半导体场效应晶体管元件的效能的方法。

利用应力引发的能带结构变型来增加电子的迁移率，以增加场效晶体管的驱动电流，可改善场效晶体管元件的效能，且此种方法已被应用于各种元件中。这些元件的硅通道是处于双轴拉伸或压缩应变的情况。

传统上，是借助在松弛的(relaxed)硅锗(SiGe)层或基底上磊晶成长硅通道层，以制备拉伸应变的硅层。然而，在成长拉伸应变的硅通道层之前，通常需在硅基上成长晶格逐渐变形的Si_1-xGe_x层，其中锗的比例x是自0逐渐增加至0.2，以作为缓冲层，再接着于Si_1-xGe_x缓冲层上成长一层松弛的SiGe层。此种方法有很多缺点，要成长不同莫耳比例的Si_1-xGe_x层的制程相当难控制，相当费时，且成本相对提高。而且当Ge的莫耳比要增加时，所磊晶的Si_1-xGe_x层的总厚度会随之增加，因而产生许多的穿透性差排(threading dislocation)。

因此，有人提出将碳原子合并至硅锗层中，以利用碳原子来减少硅锗的晶格常数，使得硅锗的晶格常数更接近硅，借此来减少应变，并允许成长较厚的硅锗层，以及降低硼的扩散。但此种方法，更增加了硅锗缓冲层的制程困难度。

已有研究指出利用硅通道处于双轴拉伸应变的情况中来增加电子的迁移率，及利用硅锗通道处于双轴压缩应变的情况中来增加电洞的迁移率。然而，结合具有双轴拉伸应变的硅通道的NMOS晶体管及具有双轴压缩应变的硅锗通道的PMOS晶体管的CMOS制程技术是难以实现的。在晶体管的制造上有利用如上述厚的缓冲层或其他复杂多层结构等许多应变层制造方法，此些方法并不易于整合到传统的CMOS制程中。

因此，为了制造具有高驱动电流和高速的效能的金属氧化物半导体场效晶体管元件，亟待针对上述问题谋求改善之道。

发明内容

有鉴于此，本发明的目的提供一种可以消除场穿透效应的问题的浅沟槽隔离结构的制程，并同时制造可加强场穿透效应的浅沟槽隔离结构(以下称为绝缘插塞)，以应用于一些需要耦合(coupling)效应的元件，例如电容、晶体管等。

此外，本发明的另一目的是提供一种较简单的方法来形成具有双轴拉伸或压缩应变的通道的晶体管，以及具有单轴应变的通道的晶体管。

本发明的再一目的是提供一种利用不同介电常数的绝缘插塞构成的电容器和晶体管及其制造方法，其中低介电常数的绝缘插塞是作为元件隔离之用，高介电常数的绝缘插塞是作为耦合之用，例如电容器介电层或栅极绝缘层。

为了实现上述目的，本发明提供了一种利用不同介电常数的绝缘插塞构成的电容器，其结构包括将第一低介电常数绝缘插塞和第二高介电常数绝缘插塞设置于基底中，其中第一低介电常数绝缘插塞至少定义出一电容区，第二高介电常数绝缘插塞位于电容区中，并将电容区分隔为第一电极区和第二电极区。并将第一电极板和第二电极板分别设于基底中的第一电极区和第二电极区、其中第一低介电常数绝缘插塞的深度以及第二高介电常数绝缘插塞的深度比第一和第二电极板的深度深。

上述的电容器若为n⁺对n⁺电容器，则第一和第二电极板是为n⁺接合区；若为p⁺对p⁺电容器，则第一和第二电极板是为p⁺接合区。

本发明还提供一种利用上述不同介电常数的绝缘插塞构成的电容器的制造方法，其制造方法简述如下：在基底中形成第一沟槽和第二沟槽，其中第一沟槽至少定义出电容区，第二沟槽位于电容区中，并将电容区分隔为第一电极区和第二电极区。在该第一沟槽和第二沟槽中分别形成第一低介电常数绝缘插塞和第二高介电常数绝缘插塞。同时在基底中的第一电极区和第二电极区中分别形成第一电极板和第二电极板，其中介于第一电极板和第二电极板之间的第二高介电常数绝缘插塞的深度比第一和第二电极板的深度深。

依据本发明的实施例，上述电容器的第一低介电常数绝缘插塞的材质可为含氟化学气相沉积氧化物(D_k≈3-3.5)或旋涂式低介电常数介电材质(D_k≈2-3)。上述电容器的第二高介电常数绝缘插塞的材质可为Al₂O₅、Ta₂O₅(D_k≈25)或HfO₂(D_k≈30)。

此外，本发明还提供一种利用不同介电常数的绝缘插塞构成的晶体管，其结构为将第一低介电常数绝缘插塞和第二高介电常数绝缘插塞设置于基底中，其中第一低介电常数绝缘插塞定义出一主动区，第二高介电常数绝缘插塞位于主动区中，并将主动区分隔为一栅极区和一源极/漏极区。将栅极电极设于基底的栅极区，其中第一低介电常数绝缘插塞和第二高介电常数绝缘插塞的深度比栅极电极的深度深。并将第一导电性的漏极、第二导电性的井区、和第一导电性的共用源极，叠堆设置于基底的源极/漏极区，其中一通道区位于第二导电性井区的第二高介电常数绝缘插塞的侧壁。

上述的晶体管中，栅极电极为具有第一导电性的接合区，且在栅极电极下方具有第二导电性的掺杂区。

本发明同样提供了一种利用上述不同介电常数的绝缘插塞构成的晶体管的制造方法，其制造方法简述如下：在基底中形成第一沟槽和第二沟槽，其中第一沟槽定义出一主动区，第二沟槽位于主动区中，并将主动区分隔为栅极区和源极/漏极区。于第一沟槽和第二沟槽中分别形成第一低介电常数绝缘插塞和第二高介电常数绝缘插塞。于栅极区形成栅极电极，其中第一低介电常数绝缘插塞和第二高介电常数绝缘插塞的深度比栅极电极的深度深。并于源极/漏极区形成第一导电性的共用源极和第一导电性的漏极，并于共用源极和漏极之间形成第二导电性的井区，第一导电性的漏极、第二导电性的井区和第一导电性的共用源极是叠置于源极/漏极区，且一通道区位于第二导电性的井区的第二高介电常数绝缘插塞的侧壁。

依据本发明的实施例，上述晶体管的第一低介电常数绝缘插塞的材质可为含氟化学气相沉积氧化物(D_k≈3-3.5)或旋涂式低介电常数介电材质(D_k≈2-3)。上述晶体管的第二高介电常数绝缘插塞的材质可为Al₂O₅、Ta₂O₅(D_k≈25)或HfO₂(D_k≈30)。

再者，本发明还提供一种利用热膨胀系数不同于基底的绝缘插塞构成的双轴应变的晶体管和单轴应变的晶体管及其制造方法，若绝缘插塞的热膨胀系数比基底大，则于主动区可形成双轴拉伸应变通道的晶体管；若绝缘插塞的热膨胀系数比基底小，则于主动区可形成双轴压缩应变通道的晶体管；若在主动区的一相对边形成热膨胀系数较大的绝缘插塞，另一相对边形成热膨胀系数较小的绝缘插塞，则于主动区可形成单轴应变的晶体管。

本发明提供的一种双轴应变的晶体管，其结构为将一热膨胀系数不同于基底的绝缘插塞设于基底中，其中此绝缘插塞是借以定义出主动区，并将晶体管设于上述的主动区。

上述的双轴应变的晶体管中，当设于基底中的绝缘插塞的热膨胀系数大于基底时，晶体管为双轴拉伸应变的晶体管，或者为NMOS晶体管。在此情况下，如果基底为硅基底，则上述的绝缘插塞的材质可为氧化铅(ZrO₂)、块滑石(MgOSiO₂)、氧化铝(Al₂O₃)、碳化硅(SiC)或氮化硅(SiN)。

上述的双轴应变的晶体管中，当设于基底中的绝缘插塞的热膨胀系数小于基底时，晶体管为双轴压缩应变的晶体管，或者为PMOS晶体管。在此情况下，如果基底为硅基底，则上述的绝缘插塞的材质可为氧化硅(SiO₂)。

本发明提供的一种上述利用热膨胀系数不同于基底的绝缘插塞来形成具有双轴应变的晶体管的方法，其方法简述如下：在基底中形成沟槽借以定义出一主动区。于沟槽中形成热膨胀系数不同于基底的绝缘插塞。并于主动区形成晶体管。

另外，本发明提供一种单轴应变的晶体管，其结构为将一对具有第一膨胀系数的第一绝缘插塞和一对具有第二膨胀系数的第二绝缘插塞设于该基底中，其中此对具有第一膨胀系数的第一绝缘插塞和此对具有第二膨胀系数的第二绝缘插塞定义出一主动区，此对具有第一膨胀系数的第一绝缘插塞位于主动区的相对边，和此对具有第二膨胀系数的第二绝缘插塞位于主动区的另一相对边。并将晶体管设于主动区。

上述的晶体管中，基底可为硅基底，第一热膨胀系数比硅大，第二热膨胀系数比硅小。在此情况下，第一绝缘插塞可为氧化错(ZrO₂)、块滑石(MgOSiO₂)、氧化铝(Al₂O₃)、碳化硅(SiC)或氮化硅(SiN)，第二绝缘插塞的材质可为氧化硅(SiO₂)。

本发明提供的一种上述利用热膨胀系数不同于基底的绝缘插塞来形成具有单轴应变的晶体管的方法，其方法简述如下：在基底中形成一对第一沟槽和一对第二沟槽，其中此对第一沟槽和此对第二沟槽定义出一主动区，此对第一沟槽位于主动区的相对边，此对第二沟槽位于主动区的另一相对边。于此对第一沟槽中形成一对具有第一膨胀系数的第一绝缘插塞，并于此对第二沟槽中形成一对具有第二膨胀系数的第二绝缘插塞。于主动区形成晶体管。

本发明的有益效果是，以上所述的各种元件，是与浅沟槽隔离结构的制程相结合，且均可与传统的CMOS制程相容。本技术领域的普通技术人员，可根据电路设计上的需要，在同一晶片上将上述的利用不同介电常数的绝缘插塞构成的电容器、利用不同介电常数的绝缘插塞构成的晶体管、利用热膨胀系数不同于基底的绝缘插塞构成的双轴拉伸应变的晶体管、利用热膨胀系数不同于基底的绝缘插塞构成的双轴压缩应变的晶体管、以及利用热膨胀系数不同于基底的绝缘插塞构成的单轴应变的晶体管做任意组合或搭配。

因此，本发明可轻易地结合具有双轴拉伸应变的通道的NMOS晶体管及具有双轴压缩应变的硅锗通道的PMOS晶体管的CMOS制程技术，而达到在同一晶片上同时提升PMOS晶体管和NMOS晶体管的驱动电流和高速的效能。此为传统方法所无法达到的。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。

附图说明

图1A和图1B是表示利用不同介电常数的绝缘插塞构成的电容器的制造方法的示意图；

图2表示图1A的上视图，其中图1A是图2的I-I线的剖面图；

图3表示图1B的等效电路图；

图4A至图4B表示利用不同介电常数的绝缘插塞构成的垂直型的NMOS晶体管的制造方法的示意图；

图5表示利用不同介电常数的绝缘插塞构成的垂直型的PMOS晶体管的示意图；

图6表示利用热膨胀系数不同于基底的绝缘插塞构成的具有双轴拉伸应变的晶体管的上视图；

图7是图6沿VII-VII线剖面图；

图8表示利用热膨胀系数不同于基底的绝缘插塞构成的具有双轴压缩应变的晶体管的上视图；

图9是表示利用热膨胀系数不同于基底的绝缘插塞构成的具有单轴应变的晶体管的上视图；

图10A至图10G表示在基底中利用不同材质的绝缘插塞的方法的示意图。

具体实施方式

本发明在浅沟槽隔离制程中，将具有不同介电常数(D_k)的介电材质导入其中，而将一些电子元件与浅沟槽隔离制程相结合。举例而言，形成具有不同介电常数的绝缘插塞，并利用不同介电常数的绝缘插塞构成电容器和/或晶体管。以下特以实施例1和例2做说明。

此外，本发明在浅沟槽隔离制程中，将具有不同热膨胀系数(α)的介电材质导入其中，利用热膨胀系数不同于基底的绝缘插塞，借以形成具有双轴拉伸应变的晶体管、具有双轴压缩应变的晶体管、以及具有单轴应变的晶体管。以下特以实施例3做说明。

实施例1：利用不同介电常数的绝缘插塞构成的电容器及其制造方法：

请同时参照图1A、图1B、图2和图3，图1B是与图2的I-I剖面相关，图3是为图1B的电容器的等效电路图。

如图所示，本发明所提供的利用不同介电常数的绝缘插塞构成的电容器，是与浅沟挡隔离结构相整合。首先，将低介电常数绝缘插塞112和高介电常数绝缘插塞114设置于基底100中，其中低介电常数绝缘插塞112至少定义出一电容区106，高介电常数绝缘插塞114位于电容区106中，并将电容区106分隔为第一电极区108a和第二电极区108b。此高介电常数绝缘插塞114是用以做为电容器介电层。

将第一电极板120a和第二电极板120b分别设于基底100中的第一电极区108a和第二电极区108b，其中低介电常数绝缘插塞112的深度以及高介电常数绝缘插塞114的深度比第一和第二电极板120a和120b的深度深。

上述的第一电极板120a和第二电极板120b可为n⁺接合区(n⁺junction)或p⁺接合区(p⁺junction)。若为前者，则电容器为n⁺对n⁺电容器(n⁺to n⁺capacitor)；若为后者，则电容器为p⁺对p⁺电容器(p⁺to p⁺ capacitor)，若为p⁺接合区，则与基底100(通常为p型基底)之间隔有一n井(n-well)

以下将举例说明此电容器的制造方法。

请参照图1A和图2，图1A是图2的I-I剖面图。首先，在基底100中形成沟槽102和104，其中沟槽102至少定义出电容区106，沟槽104位于电容区106中，并将电容区106分隔为电极区108a和108b。接着，于沟槽102中形成低介电常数绝缘插塞112，并于沟槽104中形成高介电常数绝缘插塞114。其中，低介电常数绝缘插塞112是用以做电性隔离之用，而高介电常数绝缘插塞114是用以提供电容耦合(coupling)之用，高介电常数绝缘插塞114在此是作为电容器介电层。

上述的沟槽102和104是利用一道蚀刻步骤同时形成于基底100中，至于沟槽102和104中的低介电常数绝缘插塞112和高介电常数绝缘插塞114的形成，是先后形成，可先形成低介电常数绝缘插塞112再形成高介电常数绝缘插塞114，或者先形成高介电常数绝缘插塞114再形成低介电常数绝缘插塞112。此部份的详细制程，将在后面做说明。

上述的低介电常数绝缘插塞112的材质可为含氟化学气相沉积氧化物(D_k≈3-3.5)、旋涂式低介电常数介电材质(D_k≈2-3)、或其他类似此性质的材料。

上述的高介电常数绝缘插塞114的材质可为Al₂O₅、Ta₂O₅(D_k≈25)、HfO₂(D_k≈30)、或其他类似此性质的材质。

接着请同时参照图1B和图3，同时在基底100中的电极区108a和108b中分别形成电极板120a和120b，所形成的电容器的等效电路图如图3所示。其中介于电极板120a和120b之间的高介电常数绝缘插塞104的深度比电极板120a和120b的深度深，使两电极板120a和120b不会互相短路。

上述的电极板120a和120b可利用离子植入法所形成的n⁺接合区或p⁺接合区。若电极板120a和120n为n⁺接合区，则电容器为n⁺对n⁺电容器；若电极板120a和120b为p⁺接合区，则电容器为p⁺对p⁺电容器，若为p⁺接合区，则与基底100(通常为p型基底)之间隔有一n井(n-well)。

所形成的电容器的电容量与沟槽104的大小、填入沟槽104中的材质的介电常数的大小、以及电极板120a和120b与高介电常数绝缘插塞114的接触面积相关。值得注意的是，由n⁺或p⁺接合区构成的电极板120a和120b可由增加掺质植入的能量来增加电极板120a和120b的面积。

实施例2：利用不同介电常数的绝缘插塞构成的晶体管及其制造方法

垂直型NMOS晶体管

请参照图4A和图4B，其为垂直型的NMOS晶体管的结构示意图。

如图所示，本发明所提供的利用不同介电常数的绝缘插塞构成的晶体管，是与浅沟槽隔离结构相整合。首先，将低介电常数绝缘插塞412和高介电常数绝缘插塞414设置于基底400中，其中低介电常数绝缘插塞412定义出一主动区AA，高介电常数绝缘插塞414位于主动区AA中，并将主动区AA分隔为一栅极区408b和一源极/漏极区408a。高介电常数绝缘插塞414在此是做为晶体管的栅极绝缘层。

将栅极电极420设于基底400的栅极区408b，其中低介电常数绝缘插塞412和高介电常数绝缘插塞414的深度比栅极电极420的深度深。

并将第一导电性的漏极424、第二导电性的井区428、和第一导电性的共用源极426叠堆设置于基底400的源极/漏极区408a，其中一通道区430位于第二导电性井区428的高介电常数绝缘插塞414的侧壁。

此外，在上述的晶体管中，栅极电极420为具有第一导电性的接合区，且在栅极电极420下方具有一第二导电性的掺杂区422。

上述的第一导电性和第二导电性是分别指n型和p型。

垂直型PMOS晶体管

请参照图5，为垂直型的PMOS晶体管的结构示意图。

如图所示，本发明所提供的利用不同介电常数的绝缘插塞构成的晶体管，是与浅沟挡隔离结构相整合。首先，将低介电常数绝缘插塞512和高介电常数绝缘插塞514设置于基底500中，其中低介电常数绝缘插塞512定义出一主动区AA，高介电常数绝缘插塞514位于主动区AA中，并将主动区AA分隔为一栅极区508b和一源极/漏极区508a。高介电常数绝缘插塞514在此作为晶体管的栅极绝缘层。

将栅极电极520设于基底500的栅极区508b，其中低介电常数绝缘插塞512和高介电常数绝缘插塞514的深度比栅极电极520的深度深。

并将第一导电性的漏极524、第二导电性的井区528、和第一导电性的共用源极526叠堆设置于基底500的源极/漏极区508a，其中一通道区530位于第二导电性井区528的高介电常数绝缘插塞514的侧壁。

此外，在上述的晶体管中，栅极电极520为具有第一导电性的接合区，且在栅极电极520下方具有一第二导电性的掺杂区522。

上述的第一导电性和第二导电性是分别指p型和n型。

以下将举例说明垂直型NMOS晶体管和PMOS晶体管的制造方法。

垂直型NMOS晶体管

以下配合图4A和图4B详细说明垂直型NMOS晶体管的制造方法。

请参照图4A，首先，提供一基底400，例如是p型基底，接着在基底400中同时形成沟槽402和404，其中沟槽402定义出主动区(active area)AA，沟槽404位于主动区AA中，并将主动区AA分隔为栅极区408b和源极/漏极区408a。接着，在沟槽402中形成低介电常数绝缘插塞412，并于沟槽404中形成高介电常数绝缘插塞414。其中，低介电常数绝缘插塞412是用以做电性隔离之用，而高介电常数绝缘插塞414是用以提供晶体管耦合之用，高介电常数绝缘插塞414在此是作为晶体管的栅极绝缘层。

上述的沟槽402和404是利用一道蚀刻步骤同时形成于基底400中，至于沟槽402和404中的低介电常数绝缘插塞412和高介电常数绝缘插塞414的形成，是先后形成，可先形成低介电常数绝缘插塞412再形成高介电常数绝缘插塞414，或者先形成高介电常数绝缘插塞414再形成低介电常数绝缘插塞412。

上述的低介电常数绝缘插塞412的材质可为含氟化学气相沉积氧化物(D_k≈3-3.5)、旋涂式低介电常数介电材质(D_k≈2-3)、或其他类似此性质的材质。

上述的高介电常数绝缘插塞414的材质可为Al₂O₅、Ta₂O₅(D_k≈25)、HfO₂(D_k≈30)、或其他类似此性质的材质。

接着，在已形成低介电常数绝缘插塞412和高介电常数绝缘插塞414的基底400中形成深n井(deep n well)DNW。

接着请参照图4B，在栅极区408b形成栅极电极420，其中低介电常数绝缘插塞412和高介电常数绝缘插塞414的深度比栅极电极420的深度深。此栅极电极420是由n⁺接合区构成。此外，必须在栅极电极420下方形成一p型掺杂区422，用以将栅极电极420和深n井DNW做电性隔离。

在源极/漏极区408a方面，形成n⁺漏极424和p井428，在p井428下方的源极426为由深井区DNW构成的共用源极426。上述的p井428是用以隔离源极426和漏极424，而源极426和漏极424之间的通道区430是位于p井428的高介电常数绝缘插塞414的侧壁。

当上述的栅极电极420、源极426、漏极424和基底400分别耦接V_G、V_S、V_D和接地等电压后，则可控制此晶体管的开关。

上述的NMOS晶体管可应用在任何共用源极(common source，简称CS)的电路设计，例如微分放大器。

垂直型PMOS晶体管

同样地，上述NMOS晶体管的制程也可用在形成垂直型的PMOS晶体管。以下将配合图5概述垂直型PMOS晶体管的制造方法，与上述NMOS晶体管相似的制程则省略。

在提供的p型基底500中，形成低介电常数绝缘插塞512和高介电常数绝缘插塞514。其中，低介电常数绝缘插塞512是用以做电性隔离之用，借以定义出主动区AA。另外，高介电常数绝缘插塞514位于主动区AA中，并将主动区AA分隔为栅极区508b和源极/漏极区508a，并用以提供晶体管耦合之用，在此是做为晶体管的栅极绝缘层。

上述的低介电常数绝缘插塞512的材质可为含气化学气相沉积氧化物(D_k≈3-3.5)、旋涂式低介电常数介电材质(D_k≈2-3)、或其他类似此性质的材料。

上述的高介电常数绝缘插塞514的材质可为Al₂O₅、Ta₂O₅(D_k≈25)、HfO₂(D_k≈30)、或其他类似此性质的材料。

接着，在栅极区形成栅极电极520，而且低介电常数绝缘插塞512和高介电常数绝缘插塞514的深度必须比栅极电极520的深度深。此栅极电极520是由p⁺接合区构成。此外，必须于栅极电极520下方形成一n型掺杂区522，用以将栅极电极520和p型基底500做电性隔离。

至于在源极/漏极区方面，形成漏极524和n井528，在n井528下方的源极526为借由p型基底500而相连接的共用源极526。上述的n井528是用以隔离源极526和漏极524，而源极526和漏极524之间的通道区530是位于n井528的高介电常数绝缘插塞514的侧壁。

实施例3：利用热膨胀系数不同于基底的绝缘插塞构成的具有应变的晶体管及其制造方法。

1.具有双轴拉伸应变(tensile stress)的晶体管

请参照图6和图7，其中图7为图6的VII-VII剖面图。首先，提供基底600，例如是单晶硅基底，并于基底600中形成沟槽602，此沟槽602定义出主动区AA。接着，将热膨胀系数比基底600大的绝缘材质填入沟槽602中形成绝缘插塞612。可选用的绝缘材质可为氧化锆(ZrO₂)、块滑石(MgOSiO₂)、氧化铝(Al₂O₃)、碳化硅(SiC)、氮化硅(SiN)或其他类似此性质的材质，其性质请参考表一。

接着，于主动区AA形成晶体管T。

由于填入沟槽602的材质的热膨胀系数比基底600大，使得在经过半导体制程中所需的高温沉积或热回火制程后，绝缘插塞612自高温降温时的收缩速度会比硅基底600快，因此绝缘插塞612会拉伸主动区AA的晶格，如图中的箭头所示，而造成晶格的双轴变形。根据研究，此种双轴拉伸变形的晶格，对NMOS晶体管而言，可提升n型掺质于通道区的迁移率(mobility)。

表一  一些绝缘材质的热膨胀系数及杨氏系数

	热膨胀系数α(K-1)	杨氏系数E(GPa)
			氧化锆(zirconium oxide)	1.1×10-5	200
块滑石(steatite；MgOSiO2)	8.0×10-6	-

氧化铝(aluminum oxide)	7.7×10-6	390
			氮化铝(aluminum mitride)	5.1×10-6	380
碳化硅(silicon carbide)	4.3×10-6	400
			氮化硅(silicon nitride)	2.8×10-6-3.6×10-6	306
硅(silicon)	2.0×10-6	156
			氧化硅(silicon oxide)	5.0×10-7	-

2.具有双轴压缩应变(compressive stress)的晶体管

请参照图8，提供基底800，例如是单晶硅基底，并于基底中形成沟槽802，此沟槽802定义出主动区AA。接着，将热膨胀系数比基底800小的绝缘材质填入沟槽802中形成绝缘插塞812。可选用的绝缘材质可为氧化硅(SiO2)或其他类似此性质的材料，其性质请参考表一。

接着，在主动区AA形成晶体管。

由于填入沟槽802的材质的热膨胀系数比基底800小，使得在经过半导体制程中所需的高温沉积或热回火制程后，绝缘插塞812自高温降温时的收缩速度会比硅基底100慢，因此绝缘插塞812会挤压主动区AA的晶格，如图中的箭头所示，而造成晶格的双轴变形。根据研究，此种双轴压缩变形的晶格，对PMOS晶体管而言，可提升p型掺质于通道区的迁移率。

3.具有单轴应变的晶体管

如图9所示，提供基底900，例如是单晶硅基底，并于基底900中形成第一对沟槽902和第二对沟槽904，这些沟槽902和904定义出主动区AA，其中第一对沟槽902位于主动区AA的相对边，第二对沟槽904位于主动区AA的另一相对边。

接着，在第一对沟槽902中形成一具有第一膨胀系数(例如比硅的膨胀系数大)的绝缘插塞912。并于第二对沟槽904中形成一具有第二膨胀系数(例如比硅的膨胀系数小)的绝缘插塞914。因此，形成绝缘插塞912可选用的绝缘材质可为氧化锆(ZrO₂)、块滑石(MgOSiO₂)、氧化铝(Al₂O₃)、碳化硅(SiC)、氮化硅(SiN)或其他类似此性质的材料，形成绝缘插塞914可选用的绝缘材质可为氧化硅(SiO₂)或其他类似此性质的材质。

接着，于主动区AA形成晶体管T。

由于填入沟槽902的材质的热膨胀系数比基底900大，使得在经过半导体制程中所需的高温沉积或热回火制程后，绝缘插塞912自高温降温时的收缩速度会比硅基底900快，因此绝缘插塞912会拉伸主动区AA的晶格，如图中的箭头所示，而造成晶格的x轴拉伸变形。相对地，由于填入沟槽904的材质的热膨胀系数比基底900大，使得在经过半导体制程中所需的高温沉积或热回火制程后，绝缘插塞914自高温降温时的收缩速度会比硅基底900慢，因此绝缘插塞914会挤压主动区AA的晶格，如图中的箭头所示，而造成晶格的y轴压缩变形。

以上所述的各种元件，是与浅沟槽隔离结构的制程相结合，且均可与CMOS制程相容。本技术领域的普通技术人员，可根据电路设计上的需要，在同一晶片上将上述的利用不同介电常数的绝缘插塞构成的电容器、利用不同介电常数的绝缘插塞构成的晶体管、利用热膨胀系数不同于基底的绝缘插塞构成的双轴拉伸应变的晶体管、利用热膨胀系数不同于基底的绝缘插塞构成的双轴压缩应变的晶体管、以及利用热膨胀系数不同于基底的绝缘插塞构成的单轴应变的晶体管做任意组合或搭配。

因此，本发明可轻易地结合具有双轴拉伸应变的通道的NMOS晶体管及具有双轴压缩应变的硅锗通道的PMOS晶体管的CMOS制程技术，而达到在同一晶片上同时提升PMOS晶体管和NMOS晶体管的驱动电流和高速的效能。此为传统方法所无法达到的。

实施例4：在基底中形用不同材质的绝缘插塞的方法

在上述的实施例1、2和3中，均需在沟槽中填入不同材质的绝缘材，例如具有不同介电常数的绝缘材质或/和具有不同热膨胀系数的绝缘材质，以下将配合图10A至第10G图详细说明可与CMOS制程相整合的制造方法。在此实施例中是以填入两种不同介电常数的绝缘材质为例，然而，本发明并不限定于填入两种材质，可依需要将以下制程改成填入三种或四种以上的材质。

首先请参照图10A，提供一基底300，例如是半导体基底，较佳的是硅基底，在基底300表面形成一层掩膜层302，并在此掩膜层302上覆盖一层光阻层308，并将此光阻层308的图案转移至掩膜层302和基底300中，以于基底300中形成沟槽310a和310b。之后移除光阻层308。

其中上述的掩膜层302较佳是由垫氧化层304和氮化硅层306所构成，垫氧化层304较佳的厚度约为80-150埃，氮化硅层306较佳的厚度约为800～1500埃。其中于基底300所形成的沟槽310a和310b的深度约为0.3-0.5微米。

接着请参照图10B，在沟槽310a和310b中的基底300表面形成一层衬层312，其材质例如为厚度约100-200埃的氧化层。

接着于已形成衬层312的基底300上沉积一层具有第一介电常数的第一介电层314，此第一介电常数例如是相对低介电常数，此低介电常数的第一介电层314的材质例如是氧化硅(介电常数约为3.9，沉积方法例如是CVD、SACVD、HDP-CVD等)、含氟CVD氧化硅(介电常数约为3.0-3.5)、旋涂式低介电材质(介电常数约为2-3)、或其他类似此性质的材料。沉积完上述的低介电常数的第一介电层314后，进行回火制程，以使沉积的低介电常数的第一介电层314致密化。

接着请参照图10C，进行化学机械研磨制程，并以掩膜层302作为终止层，以于沟槽310a和310b中形成第一浅沟槽隔离结构314a和314b。

接着请参照图10D，于第一浅沟槽隔离结构314a和314b和掩膜层302上形成一层图案化的光阻层316，进行微影蚀刻制程，以移除部份区域的第一浅沟槽隔离结构314b，而裸露出此区域的沟槽310b的表面，剩余的第一浅沟槽隔离结构标示为314a。接着移除光阻层316。

接着请参照图10E，在移除光阻层316后，于裸露出的沟槽310b表面形成一层衬层322，其材质例如为厚度约40-80埃的氧化层。

接着在已形成衬层322的基底300上沉积一层具有第二介电常数的第二介电层324，此第二介电常数例如是相对高介电常数，此高介电常数的第二介电层324的材质例如是Al₂O₅、Ta₂O₅(介电常数约为25)、HfO₂(介电常数约为30)、或其他类似此性质的材料。沉积完上述的高介电常数的第二介电层324后，进行回火制程，以使沉积的高介电常数的第二介电层324致密化。

接着请参照图10F，进行化学机械研磨制程，并以掩膜层302做为终止层，以于沟槽310b中形成第二浅沟槽隔离结构324a。

接着请参照图10G，移除掩膜层302。之后并进行后续的制程。

根据上述实施例4所述，其制程可总结为：

(1)在基底上形成图案化的掩膜层；

(2)将图案化的掩膜层的图案转移至基底中，以于基底中形成沟槽；

(3)在沟槽中形成第一绝缘插塞；

(4)移除第一部份第一绝缘插塞；以及

(5)在沟槽中形成第二绝缘插塞取代移除的第一部份的第一绝缘插塞，

若必须填入二种以上的绝缘材质，则根据需要重覆上述步骤(4)和(5)即可。意即若必须填入第三种的绝缘材质，则增加如下的步骤(6)和(7)：

(6)移除第二部份第一绝缘插塞；以及

(7)于沟槽中形成第三绝缘插塞取代移除的第二部份的第一绝缘插塞。

虽然本发明已以较佳实施例揭露如上，但是并非用以限制本发明，本技术领域的普通技术人员，在不脱离本发明的精神和范围内，做出的等效结构变换，均包含在本发明的专利范围内。

Claims (8)

1.一种利用不同介电常数的插塞构成的电容器的制造方法，其特征在于，包括：

在一基底中形成一第一沟槽和一第二沟槽，其中该第一沟槽至少定义出一电容区，该第二沟槽位于该电容区中，并将该电容区分隔为一第一电极区和一第二电极区；

在该第一沟槽中形成一具有第一介电常数的第一插塞；

在该第二沟槽中形成一具有第二介电常数的第二插塞，其中该第一介电常数和该第二介电常数不同；以及

同时在该基底中的该第一电极区和该第二电极区中分别形成一第一电极板和一第二电极板，其中介于该第一电极板和该第二电极板之间的该具有第二介电常数的第二插塞的深度比该第一和第二电极板的深度深。

2.如权利要求1所述的利用不同介电常数的插塞构成的电容器的制造方法，其特征在于，该具有第一介电常数的第一插塞的材质是选自由含氟化学气相沉积氧化物和旋涂式低介电常数介电材质所组成的族群中，该具有第二介电常数的第二插塞的材质是选自由Al₂O₅、Ta₂O₅和所组成的族群中。

3.一种利用不同介电常数的插塞构成的晶体管的制造方法，其特征在于，包括：

在一基底中形成一第一沟槽和一第二沟槽，其中该第一沟槽定义出一主动区，该第二沟槽位于该主动区中，并将该主动区分隔为一栅极区和一源极/漏极区；

在该第一沟槽中形成一具有第一介电常数的第一插塞；

在该第二沟槽中形成一具有第二介电常数的第二插塞，其中该第一介电常数和该第二介电常数不同；

在该栅极区形成一栅极电极，其中该具有第一介电常数的第一插塞和该具有第二介电常数的第二插塞的深度比该栅极电极的深度深；以及

在该源极/漏极区形成一第一导电性的共用源极和一第一导电性的漏极，并于该共用源极和该漏极之间形成一第二导电性的井区，该第一导电性的漏极、该第二导电性的井区和该第一导电性的共用源极是叠置于该源极/漏极区，且一通道区位于该第二导电性的井区的该具有第二介电常数的第二插塞的侧壁。

4.如权利要求3所述的利用不同介电常数的插塞构成的晶体管的制造方法，其特征在于，所述的栅极电极为具有第一导电性的接合区，在该栅极电极下方具有一第二导电性的掺杂区。

5.如权利要求3所述的利用不同介电常数的插塞构成的晶体管的制造方法，其特征在于，所述的具有第一介电常数的第一插塞的材质是选自由含氟化学气相沉积氧化物和旋涂式低介电常数介电材质所组成的族群中，该具有第二介电常数的第二插塞的材质是选自由Al₂O₅、Ta₂O₅和HfO₂所组成的族群中。

6.一种利用不同介电常数的插塞构成的电容器，其特征在于，包括：

一基底；

一具有第一介电常数的第一插塞和一具有第二介电常数的第二插塞，设置于该基底中，其中该具有第一介电常数的第一插塞至少定义出一电容区，该具有第二介电常数的第二插塞位于该电容区中，并将该电容区分隔为一第一电极区和一第二电极区，其中该第一介电常数和该第二介电常数不同；以及

一第一电极板和一第二电极板，分别设于该基底中的该第一电极区和该第二电极区，其中该具有第一介电常数的第一插塞的深度以及该具有第二介电常数的第二插塞的深度比该第一和第二电极板的深度深。

7.一种利用不同介电常数的插塞构成的晶体管，其特征在于，包括：

一基底；

一具有第一介电常数的第一插塞和一具有第二介电常数的第二插塞，设置于该基底中，其中该具有第一介电常数的第一插塞定义出一主动区，该具有第二介电常数的第二插塞位于该主动区中，并将该主动区分隔为一栅极区和一源极/漏极区，其中该第一介电常数和该第二介电常数不同；

一栅极电极，设于该基底的该栅极区，其中该具有第一介电常数的第一插塞和该具有第二介电常数的第二插塞的深度比该栅极电极的深度深；以及

一第一导电性的漏极、一第二导电性的井区、和一第一导电性的共用源极，叠堆设置于该基底的该源极/漏极区，其中一通道区位于该第二导电性井区的该具有第二介电常数的第二插塞的侧壁。

8.如权利要求7所述的利用不同介电常数的插塞构成的晶体管，其特征在于，所述栅极电极为具有第一导电性的接合区，在该栅极电极下方具有一第二导电性的掺杂区。

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