CN1241805A - 半导体器件及其制造方法 - Google Patents
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Abstract
在本发明中,提供一种制造半导体器件及其制造方法,其中在位于半导体衬底上的层间膜中,形成具有由CVD膜构成的侧壁的接触孔,该孔填有导电材料,由此形成同半导体衬底表面的接触。其步骤:在该层间膜中设置开口部分,而不暴露半导体衬底的表面;在包括该开口部分的内表面的区域上形成CVD膜;用深腐蚀去除在该开口部分底部的CVD膜,随之去除在开口部分下的层间膜,以便露出半导体衬底的表面;用导电材料填充该开口部分。
Description
本发明涉及半导体器件及其制造方法，特别涉及具有微小接触的半导体器件及其制造方法。
近年来，随着半导体器件的小型化，在半导体衬底上的扩散层区也被小型化。这本身也导致实现这种微小扩散层与电极之间电连接的接触的进一步小型化。
在现有技术中，制备通过形成于半导体衬底上的层间膜的接触孔，使其到达扩散层，然后用导电材料填充该接触孔，于是形成接触。可是，由于接触孔被小型化，精确地构图变得非常困难，当其内径为1μm或更小时精确地构图尤其困难。由于该原因，在通常所使用的方法中，首先形成比预定尺寸大的接触孔，随后用CVD(化学汽相淀积)法，用诸如二氧化硅之类的绝缘材料围绕其内壁来形成侧壁，并由此使接触孔小型化。
下面，参照图7和图8，以形成DRAM(动态随机存取存储器)存储器单元部分中的叠层电容器为例进一步说明常规方法。
首先，如图7(a)所示，在半导体衬底1上的预定区域中形成由二氧化硅膜构成的元件隔离区2，并用热氧化法等形成栅氧化膜(图中未示出)。然后，在整个表面上涂敷掺杂的多晶硅膜，通过构图形成栅电极3。
接着，如图7(b)所示，用离子注入法形成扩散层4，然后在整个表面上形成由BPSG(硼磷硅玻璃)膜等构成的第一层间膜5。
然后如图7(c)所示，形成到达扩散层4的位接触孔6，随后如图7(d)所示，用CVD法在包括位接触孔6的内表面的第一层间膜5的表面上形成绝缘膜7。如图7(e)所示，对该CVD膜7进行深腐蚀，并由此形成侧壁8。
然后按这样的方式涂敷导电材料并构图，以便用该导电材料填充形成侧壁8的该位接触孔6，如图7(f)所示，由此形成位接触9和位线10。此后，在整个表面上形成由BPSG膜等构成的第二层间膜，并在其上形成氧化膜12(如图7(g)所示)。
接着，如图8(a)所示，形成到达扩散层4的电容器接触孔13，然后如图8(b)所示，用CVD法在电容器接触孔13的内表面和氧化膜12的表面上形成绝缘膜14。如图8(c)所示，对该CVD膜14进行深腐蚀，并由此形成侧壁15。
然后按这样的方式涂敷导电材料并构图，以便用该导电材料填充形成侧壁15的该电容器接触孔13，如图8(d)所示，由此形成电容器接触16和存储电极17。
此后，形成电容器绝缘膜(图中未示出)，然后在其上形成将用作板极的掺杂的多晶硅膜18，完成电容器的结构。最后，在其上形成第三层间膜之后，形成诸如上层布线之类的其它部件。
可是，上述常规结构有这样的问题：由于由CVD膜构成的侧壁直接接触衬底表面，因而因生成产生-复合中心(GR中心)而产生漏电流。随着半导体器件小型化的进程，在确保足够的电容变得困难的目前条件下，存储器电路中电容器接触处产生漏电流是尤其重大的问题。
本发明的目的在于提供一种可很好地抑制接触部分的漏电流的半导体器件，特别是一种在存储电路中有优异的保持特性的半导体器件及其制造方法。
本发明涉及制造半导体器件的方法，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该方法包括下列步骤：
通过各向异性腐蚀在所述层间膜中设置开口部分，而不露出所述半导体衬底的表面；
在包括所述开口部分的内表面的区域上形成CVD膜；
用深腐蚀去除在所述开口部分的底部的CVD膜，随之去除在开口部分下的层间膜，以便露出半导体衬底的表面；以及
用导电材料填充所述开口部分。
并且，本发明涉及一种制造半导体器件的方法，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该方法包括下列步骤：
形成栅氧化膜和栅电极，然后在所述半导体衬底上形成衬底保护膜，接着在其上形成所述层间膜；
通过各向异性腐蚀在所述层间膜中设置开口部分，以露出所述衬底保护膜的表面；
在包括所述开口部分的内表面的区域上形成CVD膜；
用深腐蚀去除在所述开口部分的底部的CVD膜，随之去除在开口部分下的衬底保护膜，以便露出半导体衬底的表面；以及
用导电材料填充所述开口部分。
并且，本发明涉及一种制造半导体器件的方法，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该方法包括下列步骤：
通过各向异性腐蚀在所述层间膜中设置开口部分，以露出所述半导体衬底的表面；
在所述半导体衬底的暴露表面上形成绝缘膜；
在包括所述开口部分的内表面的区域上形成CVD膜；
用深腐蚀去除在所述开口部分的底部的CVD膜，随之去除在开口部分下的绝缘膜，以便露出半导体衬底的表面；以及
用导电材料填充所述开口部分。
此外，本发明涉及一种半导体器件，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该器件具有所述侧壁的底部不与所述半导体衬底表面接触的结构。
此外，本发明涉及一种半导体器件，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该器件具有所述侧壁的底部与位于所述半导体衬底上的衬底保护膜接触但不与所述半导体衬底表面接触的结构。
在本发明的所有上述制造方法中，在所述层间膜上形成所述导电材料的膜之后，再进行所述开口部分的形成。
本发明基于其接触部分中的结构配置，即由CVD膜构成的侧壁不直接与衬底表面接触的结构，可抑制漏电流，尤其是在存储器电路中，可提供优异的保持特征。
图1是展示按照本发明第一实施例的制造方法步骤的一系列的局部剖面图。
图2是展示按照本发明第二实施例的制造方法步骤的一系列的局部剖面图。
图3是展示按照本发明第三实施例的制造方法步骤的一系列的局部剖面图。
图4是展示按照本发明第三实施例的制造方法进一步的步骤的一系列的局部剖面图。
图5是展示按照本发明第四实施例的制造方法步骤的一系列的局部剖面图。
图6是展示按照本发明的半导体器件的保持特性的曲线图。
图7是展示常规半导体器件制造方法步骤的一系列的局部剖面图。
图8是展示常规半导体器件的制造方法步骤的一系列的局部剖面图。
下面以形成DRAM存储器单元部分中的叠层电容器为例，说明本发明的最佳实施例。第一实施例
首先，如图1(a)所示，进行半导体器件的结构制造，即在半导体衬底1上形成MOS(金属-氧化物-半导体)晶体管，并在其上形成层间膜。按与图7(g)所示的上述结构的制造方式相同的方式制造该结构。至于图1(a)中参考标号，标号2代表元件隔离区；标号3代表栅电极；标号4是扩散层；标号5是第一层间膜；标号8是由CVD膜构成的侧壁；标号9是位接触；标号10是位线；标号11是第二层间膜；标号12是氧化膜。
并且，第一和第二层间膜都是由BPSG膜等制备的，并都由CVD法形成，其厚度分别为250-4000nm左右和200-4000nm左右。并且，设置绝缘膜12，用作清除在形成电容器绝缘膜过程中位于存储电极上的自然氧化膜的湿腐蚀的停止层。用CVD法等，使用NSG(非掺杂硅酸盐玻璃)膜等形成该绝缘膜12，其厚度为400-500nm左右。在本实施例中，第一层间膜和第二层间膜每一个都由BPSG膜构成并都具有300nm的厚度。并且，绝缘膜12由NSG膜构成并具有约450nm的厚度。
接着，如图1(b)所示，在扩散层4之上，通过各向异性腐蚀去除绝缘膜12以及第一和第二层间膜，形成开口部分19。在本实施例中，开口部分的内径为0.35μm。
当形成这样的开口19时，在露出半导体衬底表面之前必须停止腐蚀。关于该开口部分19的深度，或在开口部分19的底面与半导体衬底的表面之间留下的绝缘膜厚度(以下称为“残留膜厚”)，并没有特别限制，只要在后面阶段将要被形成的侧壁不接触衬底表面，便可有效地抑制漏电流。虽然那样，但按精确控制层间膜厚度的观点来看，该残留膜厚度最好为200nm或以上。并且，该残留膜厚度的最大值也没有特别限制，只要在形成下述的侧壁之后使衬底表面露出的腐蚀能够很好地进行就可以。尽管如此，该残留膜厚度为500nm或以下较好，并且为300nm或以下更好。在腐蚀中，可控制开口部分19的深度，例如根据在干腐蚀中的腐蚀速率和层间膜的厚度，确定腐蚀时间。实际中该条件的实例如下：CF4：10-100sccm(标准立方厘米分)，例如：30sccm；CHF3：10-100sccm，例如：30sccm；气体压力：10-100mTorr；和功率：1-2kW。
下面，如图1(c)所示，在开口部分19的内表面和氧化膜12的表面上，用CVD法形成厚度为50-150nm左右的氧化硅之类的绝缘膜14。就该CVD绝缘膜14而言，也可使用TEOS(四乙氧硅烷)NSG膜或HTO(高温氧化物)膜。接着，如图1(d)所示，用各向异性腐蚀对该CVD膜14进行深腐蚀，形成侧壁20，随之在开口部分19下的第一层间膜和栅氧化膜因腐蚀而被去除，以便露出半导体衬底的表面。在本例中，最后的电容器接触孔内径被设置为0.2μm。实际腐蚀条件的实例如下：CF4：10-100sccm，例如：30sccm；CHF3：10-100sccm，例如：30sccm；气体压力：100-1000mTorr；和功率：0.5-2kW。
下面，如图1(e)所示，按这样的方式涂敷诸如掺杂的多晶硅之类的导电材料并构图，即填充形成侧壁20的该电容器接触孔，并由此形成电容器接触16和存储电极17。
此后，如图1(f)所示，形成电容器绝缘膜(图中未示出)，然后在其上形成用作板极的掺杂多晶硅膜18，于是完成电容器结构。最后，在其上形成第三层间膜之后，再形成诸如上层布线之类的其它结构。
图6展示具有如上那样制造的电容器结构的存储器电路的保持特性。所产生的失效位数量是在给定时间内在1M位中产生的失效(fail)位数量。第二实施例
首先，如图2(a)所示，进行结构制造，即在其上形成有MOS晶体管的半导体衬底1上，形成厚度为50-150nm例如100nm的NSG膜之类的衬底保护膜21，然后在其上形成层间膜。按与图7(g)所示的上述结构的制造方式相同的方式制造该结构，只是在形成扩散层4之后形成衬底保护膜21并在其后形成第一层间膜5。并且，其它组成部分与第一实施例相同。
接着，如图2(b)所示，在扩散层4之上形成开口部分19。通过各向异性腐蚀去除绝缘膜12以及第一和第二层间膜，形成到达衬底保护膜21的开口部分19。在腐蚀期间，通过进行气体检测可控制该腐蚀的深度。例如，在BPSG膜被用作第一层间膜5和NSG膜作为衬底保护膜21的的情况下，当在腐蚀中所产生的气体中的硼(B)和磷(P)的浓度迅速下降时，应停止该腐蚀。
接着，如图2(c)所示，在开口部分19的内表面和氧化膜12的表面上，用CVD法形成厚度为50-150nm左右的氧化硅之类的绝缘膜14。然后，如图2(d)所示，用各向异性腐蚀对该CVD膜14进行深腐蚀，形成侧壁20，随之在开口部分19下的衬底保护膜21和栅氧化膜因腐蚀而被去除，露出半导体衬底的表面。
下面，如图2(e)所示，按这样的方式涂敷诸如掺杂的多晶硅之类的导电材料并构图，即填充形成侧壁20的该电容器接触孔，并由此形成电容器接触16和存储电极17。
此后，如图2(f)所示，形成电容器绝缘膜(图中未示出)，然后在其上形成用作板极的掺杂多晶硅膜18，于是完成电容器结构。最后，在其上形成第三层间膜之后，再形成诸如上层布线之类的其它结构。第三实施例
首先，进行结构制造，该结构与图2(a)所示的上述第二实施例的结构相同，只是用形成的SiN之类的腐蚀停止膜代替衬底保护膜2。就本发明中所用的腐蚀停止膜而言，如果由电绝缘材料组成，并与用作层间膜的BPSG膜相比，具有基本上较小的腐蚀速率也就足够了。因此，除了SiN以外，也可使用例如NSG膜等，尽管其腐蚀速率相当大。并且，也可使用腐蚀停止膜位于衬底保护膜21上的结构。
下面参照也用于描述第二实施例的图2，说明本实施例。在本实施例中，仅仅将图2中的参考标号21作为腐蚀停止膜121来处理。
在上述那样制造图2(a)所示结构之后，如图2(b)所示，通过各向异性腐蚀去除绝缘膜12以及第一和第二层间膜，在扩散层4上形成到达腐蚀停止膜121的开口部分19。由于用腐蚀停止膜121的位置确定该腐蚀的深度，因而具有预定深度的开口部分19被迅速形成，其过腐蚀的可能性最小。
接着，如图2(c)所示，在开口部分19的内表面和氧化膜12的表面上，用CVD法形成厚度为50-150nm左右的氧化硅之类的绝缘膜14。然后，如图2(d)所示，用各向异性腐蚀对该CVD膜14进行深腐蚀，形成侧壁20，随之在开口部分19下的腐蚀停止膜121和栅氧化膜因腐蚀而被去除，露出半导体衬底的表面。然后，按与第二实施例相同的方式制造电容器结构。第四实施例
首先，如图3(a)所示，进行结构制造，即在其上形成有MOS晶体管的半导体衬底1上，形成NSG膜之类的衬底保护膜21，然后在其上形成层间膜。按与图2(a)所示的上述第二实施例所示结构的制造方式相同的方式制造该结构。
在本实施例中，可象第三实施例那样，设置腐蚀停止膜121作为衬底保护膜21，或象第一实施例那样甚至完全没有衬底保护膜。就绝缘膜12而言，与第一～第三实施例的情况相比，最好较薄地形成绝缘膜12，例如其厚度为20-30nm。
接着，如图3(b)所示，在绝缘膜12的整个表面上，形成厚度为50-500nm的掺杂多晶硅膜22。在下述形成侧壁中的深腐蚀时，该掺杂多晶硅膜22被用作腐蚀停止膜，此外，它还构成存储电极的一部分。
接着，如图3(c)所示，在扩散层4之上形成开口部分19。通过各向异性腐蚀去除绝缘膜12以及第一和第二层间膜，形成到达衬底保护膜21的开口部分19。在腐蚀期间，通过进行气体检测可控制该腐蚀的深度。在不设置衬底保护膜21而是设置腐蚀停止膜121来代替衬底保护膜21的情况下，分别按与第一和第三实施例相同的方式形成开口19。
然后，如图3(d)所示，在开口部分19的内表面和多晶硅膜22的表面上，用CVD法形成厚度为50-150nm左右的氧化硅之类的绝缘膜14。然后，如图3(e)所示，用各向异性腐蚀对该CVD膜14进行深腐蚀，形成侧壁20，随之在开口部分19下的衬底保护膜21和栅氧化膜因腐蚀而被去除，露出半导体衬底的表面。由于多晶硅膜22在这里被用作腐蚀停止层，因而绝缘膜12的表面不会被过腐蚀。
下面，如图4(a)所示，按这样的方式涂敷诸如掺杂的多晶硅之类的导电材料并构图，即填充形成侧壁20的该电容器接触孔，并由此形成电容器接触16和存储电极17。在该构图中，同时构图多晶硅膜22，构成存储电极的下部。
此后，如图4(b)所示，形成电容器绝缘膜(图中未示出)，然后在其上形成要用作板极的掺杂多晶硅膜18，于是完成电容器结构。最后，在其上形成第三层间膜23之后，再形成诸如上层布线之类的其它结构，如图4(c)所示。第五实施例
首先，如图5(a)所示，进行结构制造，即在半导体衬底1上形成MOS晶体管，并在其上形成层间膜。用与制造图1(a)所示第一实施例的结构相同的方式制造该结构。
接着，如图5(b)所示，在扩散层4之上形成开口部分19，露出半导体衬底的表面。通过各向异性腐蚀去除绝缘膜12以及第一和第二层间膜，形成该开口部分19。
接着，在半导体衬底的露出表面上于开口部分19的底部，用热氧化法形成厚度为5-10nm的热氧化膜(图中未示出)。例如，在温度为800℃，气体为O2和N2，时间为10-30分的条件下形成该热氧化膜。
接着，如图5(c)所示，在开口部分19的内表面和氧化膜12的表面上，用CVD法形成厚度为50-150nm左右的氧化硅之类的绝缘膜14。然后，如图5(d)所示，用各向异性腐蚀对该CVD膜14进行深腐蚀，形成侧壁20，随之用腐蚀去除衬底表面上的热氧化膜，以便露出半导体衬底的表面。
下面，如图5(e)所示，按这样的方式涂敷诸如掺杂的多晶硅之类的导电材料并构图，即填充形成侧壁20的该电容器接触孔，并由此形成电容器接触16和存储电极17。
此后，如图5(f)所示，形成电容器绝缘膜(图中未示出)，然后在其上形成要用作板极的掺杂多晶硅膜18，于是完成电容器结构。最后，在其上形成第三层间膜之后，再形成诸如上层布线之类的其它结构。
Claims (14)
1.一种制造半导体器件的方法，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该方法包括下列步骤：
通过各向异性腐蚀在所述层间膜中设置开口部分，而不暴露所述半导体衬底的表面；
在包括所述开口部分的内表面的区域上形成CVD膜；
用深腐蚀去除在所述开口部分的底部的CVD膜，随之去除在开口部分下的层间膜，以便露出半导体衬底的表面；以及
用导电材料填充所述开口部分。
2.一种制造半导体器件的方法，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该方法包括下列步骤：
形成栅氧化膜和栅电极，然后在所述半导体衬底上形成衬底保护膜，接着在其上形成所述层间膜；
通过各向异性腐蚀在所述层间膜中设置开口部分，以露出所述衬底保护膜的表面；
在包括所述开口部分的内表面的区域上形成CVD膜；
用深腐蚀去除在所述开口部分的底部的CVD膜，随之去除在开口部分下的衬底保护膜，以便露出半导体衬底的表面；以及
用导电材料填充所述开口部分。
3.如权利要求2所述的制造半导体器件的方法，其特征在于：所述衬底保护膜是NSG膜，所述层间膜是BPSG膜。
4.如权利要求2所述的制造半导体器件的方法，其特征在于：所述衬底保护膜是腐蚀停止膜。
5.一种制造半导体器件的方法，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该方法包括下列步骤：
通过各向异性腐蚀在所述层间膜中设置开口部分，以露出所述半导体衬底的表面；
在所述半导体衬底的露出表面上形成绝缘膜；
在包括所述开口部分的内表面的区域上形成CVD膜；
用深腐蚀去除在所述开口部分的底部的CVD膜，随之去除在开口部分下的绝缘膜，以便露出半导体衬底的表面；以及
用导电材料填充所述开口部分。
6.如权利要求5所述的制造半导体器件的方法，其特征在于：形成于所述开口部分底部的所述绝缘膜是热氧化膜。
7.如权利要求1所述的制造半导体器件的方法，其特征在于：在所述层间膜上形成所述导电材料的膜，并在随后形成所述的开口部分。
8.如权利要求2所述的制造半导体器件的方法，其特征在于：在所述层间膜上形成所述导电材料的膜，并在随后形成所述的开口部分。
9.如权利要求5所述的制造半导体器件的方法，其特征在于：在所述层间膜上形成所述导电材料的膜，并在随后形成所述的开口部分。
10.一种半导体器件，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该器件具有所述侧壁的底部不与所述半导体衬底表面接触的结构。
11.一种半导体器件，其中在位于半导体衬底上的层间膜中，形成具有由CVD膜构成的侧壁的接触孔，且所述接触孔填有导电材料，并由此形成同所述半导体衬底表面的接触；该器件具有所述侧壁的底部与位于所述半导体衬底上的衬底保护膜接触但不与所述半导体衬底表面接触的结构。
12.如权利要求11所述的半导体器件，其特征在于：所述衬底保护膜是热氧化膜。
13.如权利要求11所述的半导体器件，其特征在于：所述衬底保护膜是NSG膜，所述层间膜是BPSG膜。
14.如权利要求11所述的半导体器件，其特征在于：所述衬底保护膜是腐蚀停止膜。
Priority Applications (1)
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|---|---|---|---|
| CN 99109542 CN1241805A (zh) | 1998-07-13 | 1999-07-07 | 半导体器件及其制造方法 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP197753/1998 | 1998-07-13 | ||
| CN 99109542 CN1241805A (zh) | 1998-07-13 | 1999-07-07 | 半导体器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1241805A true CN1241805A (zh) | 2000-01-19 |
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| CN 99109542 Pending CN1241805A (zh) | 1998-07-13 | 1999-07-07 | 半导体器件及其制造方法 |
Country Status (1)
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|---|---|
| CN (1) | CN1241805A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101366102B (zh) * | 2005-09-01 | 2010-10-06 | 美光科技公司 | 在介电材料中形成开口的方法 |
-
1999
- 1999-07-07 CN CN 99109542 patent/CN1241805A/zh active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101366102B (zh) * | 2005-09-01 | 2010-10-06 | 美光科技公司 | 在介电材料中形成开口的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NONE Effective date: 20030509 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20030509 Address after: Tokyo, Japan Applicant after: NEC Corp. Co-applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
|
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| REG | Reference to a national code |
Ref country code: HK Ref legal event code: GR Ref document number: 1051024 Country of ref document: HK |