CN1230757C - 数字信号处理器间的信号组传送的系统和方法 - Google Patents

Abstract

一种至少包括2个数字信号处理器(30、30’)的数字信号处理单元中，对每一数字信号处理器加上一接口单元(31、31’)来实施数字信号处理器(30、30’)间的信号组传送。接口单元(31、31’)接收提供信号组的数字信号处理器(30、30’)的直接存储器存取控制器(34、34’)所要传送的信号组。接口单元(31、31’)接着将信号组传送给第二数字信号处理器即需要信号组的数字信号处理器的直接存储器存取控制器(34、34’)。直接存储器存取控制器(34、34’)从支持信号组传送的接口单元(31、31’)接收控制信号。

Description

数字信号处理器间的信号组传送的系统和方法

技术领域

本申请要求享有1999年9月28日提交的美国临时申请60/156,626的权益。

相关申请包括：同日提交、转让给本申请受让人的美国专利申请(代理案卷号TI-29707)：由Patrick J.Smith，Jason A.Jones及Kevin A.McGonagle所发明的“数字信号处理单元中启动闲置模式的数字信号处理器进行信号组跨处理器传送的装置和方法(APPARATUS AND METHOD FOR ACTIVATION OF A DIGITAL SIGNALPROCESSOR IN AN IDLE MODE FOR INTERPROCESSOR TRANSFER OF SIGNAL GROUPS INA DIGITAL SIGNAL PROCESSING UNIT)”；同日提交、转让给本发明受让人的美国专利申请(代理案卷号TI-29710)：由Patrick J.Smith，Jason A.Jones所发明的“数字信号处理单元中主处理器接口单元的装置和方法(APPARATUS AND METHODFOR A HOST PROCESSOR INTERFACE UNIT IN A DIGITAL SIGNAL PROCESSINGUNIT)”；同日提交、转让给本申请受让人的美国专利申请(代理案卷号TI-29713)：由Patrick J.Smith，Jason A.Jones，Kevin A.McGonagle及Tai H.Nguyen所发明的“数字信号处理器中多个部件与直接存储器存取控制器之间信号组交换的装置和方法(APPARATUS AND METHOD FOR THE EXCHANGE OF SIGNAL GROUPSBETWEEN A PLURALITY OF COMPONENTS AND A DIRECT MEMORY ACCESS CONTROLLERIN A DIGITAL SIGNAL PROCESSOR)”；同日提交、转让给本申请受让人的美国专利申请(代理案卷号TI-29715)：由Patrick J.Smith及Tai H.Nguyen所发明的“数字信号处理器中直接存储器存取控制器分类模式的装置和方法(APPARATUS ANDMETHOD FOR A SORTING MODE IN A DIRECT MEMORY ACCESS CONTROLLER OF ADIGITAL SIGNAL PROCESSOR)”；以及同日提交、转让给本申请受让人的美国专利申请(代理案卷号TI-29717)：由Patrick J.Smith所发明的“直接存储器存取控制器的地零修改装置和方法(APPARATUS AND METHOD FOR ADDRESS MODIFICATIONIN A DIRECT MEMORY ACCESS CONTROLLER)”。

本发明总体涉及数据处理装置，具体来说，涉及通常称为数字信号处理单元的专用高性能处理器单元。本发明特别涉及该数字信号处理单元中各数字信号处理器间的数据交换。

背景技术

参照图1，示出的是现有技术的数字信号处理单元1具有2个数字信号处理器。第一数字信号处理器10包括一核心处理单元12(常常称为处理核心)、直接存储器存取单元14、存储单元或诸多存储单元16，以及串行端口或诸多串行端口18。存储单元16存储的是核心处理单元12所要处理的信号组或对核心处理单元12所要处理的信号进行处理辅助的信号组。核心处理单元12对存储单元中的信号组进行大量处理。直接存储器存取单元14与核心处理单元12和存储单元16连接，对两者间的信号组交换进行仲裁。串行端口18与数字信号处理单元1的外部部件交换信号组。核心处理单元12与串行端口18和存储单元16连接，对这些部件间的信号组交换进行控制。图1还包括一第二数字信号处理器10’。第二数字信号处理器10’是第一数字信号处理器10的复制品，包括核心处理单元12’、直接存储器存取单元14’、存储单元16’、以及串行端口18’。数字信号处理器10和10’各部件功能相同。

数字信号处理器通常设计实施为具有有限的处理功能，但该功能包括必须重复执行且很迅速执行的处理进程。快速傅里叶变换(FFT)处理和维特比算法解码是数字信号处理器业已在运用中很有利的两个例子。为了确保数字信号处理器高效率工作，通常就有限功能的性能对核心处理进行优化。部分优化处理包含尽可能使任何并非面向优化处理进程的处理卸载。举例来说，核心处理单元12、12’和存储单元16、16’间的信号组交换由直接存储器存取控制器14、14’控制。对信号组交换的控制包含将存储单元的寻址功能分配给直接存储器存取控制器。

为了使核心处理单元减轻串行端口18、18’和存储单元16、16’间传送信号组所需的处理，对此动作的这种控制已传送至直接存储器存取控制器24、24’。参照图2，示出的是其中对信号组的控制在存储单元16、16’和串行端口18、18’间传送的数字信号处理单元的框图。上面引证的发明名称为“数字信号处理器中多个部件与直接存储器存取控制器之间信号组交换的装置和方法”的共同待审专利申请中说明了该数字信号处理器实施例。该数字信号处理器10、10’分别具有一核心处理单元12、12’，一直接存储器存取控制单元24、24’，一存储单元16、16’，以及串行端口18、18’，均为与图1所示的现有技术数字信号处理器相同的部件。图1和图2实施例间的差异在于，图1中直接存储器存取控制器14、14’控制的是存储单元16、16’和核心处理单元12、12’间的信号组交换，而图2中直接存储器存取控制器24、24’控制的不仅是存储单元16、16’和核心处理单元间的信号组交换，而且是存储单元16、16’和串行端口18、18’间的信号组交换。按照该实施方案，与图1所示实施方案相比核心处理单元12、12’在进一步处理职责方面有所减轻。这样，核心处理单元12、12’便可以就具体的处理操作进行进一步的优化。该直接存储器存取控制器24、24’便可模拟化为多个可控制开关。这些开关对各个部件间的信号传送提供可控制通道。(数字信号处理器的较佳实施例中，通常提供2个存储单元和2个串行端口。所以，可用更多数量的通道。较佳实施例中直接存储器存取控制器24、24’可提供6条通道。)

与其一起包括多个数字信号处理器10、10’的数字信号处理单元中，可能发生数字信号处理器10、10’间信号组传送会很有利的情形。举例来说，各个数字信号处理器执行一复杂处理操作其中一部分的场合，某一数字信号处理器所执行的处理操作生成的结果即信号组形式的结果可能是第二数字信号处理器进行第二处理操作所需的。

以往，这样一种信号组传送会由数字信号处理单元1以外的部件执行，即本该由其上制造有数字信号处理单元1的芯片其中并不包括的装置来执行。举例来说，要从第一数字信号处理器10传送至数字信号处理器10’的信号组经数字信号处理器10的串行端口18从数字信号处理单元1输出。该信号组接着经串行端口18’输入至数字信号处理单元1。串行端口18’是数字信号处理器10’其中一部分，该处理器需要此信号组。显然，这种传送不仅复杂，需要相同芯片上制造的数字信号处理器10、10’之间具有大范围外部协调，而且这种传送会需要相对较长的时间，因此使数字信号处理单元的效率降低。

所以感到需要这样一种装置及其相关方法，其特征在于，信号组在相同数字信号处理单元中从第一数字信号处理器的存储单元交换至第二数字信号处理器的存储单元。该装置及其相关方法其进一步特征在于，数字信号处理器之间的信号传送不会离开其中以该数字信号处理器10和10’为部件的数字信号处理单元1。该装置及其相关方法另一特征在于，信号组从一数字信号处理器至第二数字信号处理器的传送靠与任一核心处理单元的最低交互作用来实施。该装置及其相关方法另一更具体特征在于，对每一数字信号处理器提供一接口单元以便在相同数字信号处理单元的两个数字信号处理器之间传送信号组。

发明内容

按照本发明，通过对数字信号处理单元中每一数字信号处理器提供一接口单元来实现上述以及其他特征。接口单元对数字信号处理器之间所要传送的信号组提供暂时存储。接口单元经过存储信号组的数字信号处理器中的直接存储器存取控制器从存储单元接收信号组，并经过直接存储器存取单元将信号组送至需要信号组的数字信号处理器的存储单元。当接口单元准备从相关联存储器接收信号组时，接口单元便将第一控制信号送至接口单元与其相关联的直接存储器存取控制器。发送该信号组的数字信号处理器中的接口单元将第二控制信号送至与接收信号组的数字信号处理器相关联的直接存储器存取控制器。第二控制信号表示接口单元中存储的信号组准备要传送。该信号组的传送由需要该信号组的数字信号处理器至存储该信号组的数字信号处理单元的中断信号所启动。

根据本发明的第一方面，提供了一种数据处理系统，包括有数字信号处理单元，其中所述数字信号处理单元包括至少2个数字信号处理器，其特征在于，每一数字信号处理器包括：核心处理单元；存储信号组的至少1个存储单元，其中所述至少1个存储单元中的一个存储核心处理单元所要处理的信号组；至少1个在数字信号处理器和外部部件间交换信号的串行端口；接口单元；以及直接存储器存取控制器，与数字信号处理器的核心处理单元、存储单元、串行端口和接口单元连接，其中，接口单元与其他数字信号处理器的直接存储器存取控制器连接。

根据本发明的第二方面，提供了一种具有多个数字信号处理器的数字信号处理单元中将所请求信号组从第一数字信号处理器传送至第二数字信号处理器的方法，其特征在于，该方法包括：当第一数字信号处理器的直接存储器存取控制器从第一数字信号处理器接口单元接收到一表示接口单元准备好接收信号组的第一控制信号时，便将所请求信号组从第一数字信号处理器存储单元传送至第一数字信号处理器的接口单元；当所请求信号组处于第一数字信号处理器接口单元中时，便将第二控制信号从第一数字信号处理器接口单元传送至第二数字信号处理器的直接存储器存取控制器；以及提供了第二控制信号后，将所请求信号组传送给第二数字信号处理器的直接存储器存取控制器。

根据本发明的第三方面，提供了一种数字信号处理单元，包括：至少第一和第二数字信号处理器，其特征在于，每一数字信号处理器包括：核心处理单元；至少1个存储单元；至少1个串行端口；接口单元，接口单元具有至第二数字信号处理器的直接存储器存取控制器的数据信号通路；以及直接存储器存取控制器，直接存储器接口控制器控制与其他部件间的信号组交换，其中，当接口单元可接收并存储接口单元的信号组时，该接口单元便将第一控制信号送至直接存储器存取控制器，当接口单元使得信号组传送至第二数字信号处理器时，该接口单元便将第二控制信号送至第二数字信号处理器的直接存储器存取控制器。

根据本发明的第四方面，提供了一种数据处理系统，包括：至少第一和第二数字信号处理器，其特征在于，每一数字信号处理器包括：核心处理单元；至少1个存储单元；至少1个串行端口；以及直接存储器存取控制器，直接存储器接口控制器控制与其他部件间的信号组交换；其中所述数据处理系统还包括接口单元，所述接口单元具有至每一数字信号处理器的直接存储器存取控制器的数据信号通路，其中，当接口单元将第一控制信号送至直接存储器存取控制器时，该接口单元便接收并存储每一直接存储器存取控制器的信号组，将第二控制信号送至直接存储器存取控制器后，接口单元将信号组传送至直接存储器存取控制器。

附图说明

通过参照附图，本发明可得到更好的理解，其许多目的、特征以及优点对本领域技术人员来说可变得清楚。

图1是现有技术具有2个数字信号处理器的数字信号处理单元的框图。

图2是能够较有利地利用本发明的数字信号处理单元的框图。

图3是表示实施了本发明的主要部件的数字信号处理单元主要部件更具体框图。

图4是能够实施本发明的直接存储器存取控制器主要部件的框图。

图5是表示本发明第二实施例的数字信号处理单元的框图。

不同附图中用相同标号来表示对应部分。

具体实施方式

1.附图详细说明

图1和图2已结合本发明背景作了说明。

参照图3，数字信号处理单元3具有按图2所示的数字信号处理器20、20’同样方式实施的2个数字信号处理器30和30’。但每一数字信号处理单元30和30’现在分别另外包括一接口单元31和31’。每一接口单元31和31’分别与直接存储器存取控制器34和34’连接，可接收其信号组。每一接口单元31和31’可分别将一控制信号TXEMPTY送至所连接的直接存储器存取单元34和34’。该TXEMPTY信号表示生成此信号的接口单元31、31’准备好接收所连接的直接存储器存取单元34、34’的信号组。每一接口单元31和31’分别与一导电通路连接用来将接口单元位于其中的数字信号处理器20和20’的信号组送至位于其他数字信号处理器即31’和31中的直接存储器存取单元24’和24。另外，每一接口单元31和31’可生成一控制信号RXFULL和RXFULL’。RXFULL和RXFULL’控制信号分别送至不包括生成该控制信号的接口单元的数字信号处理器30和30’的直接存储器存取单元24’和24。RXFULL和RXFULL’信号表示准备好将在此所存储的信号组发送至其他数字信号处理器。

每一数字信号处理器还可生成一INTERRUPT(中断)控制信号，将该INTERRUPT信号送至其他数字信号处理器。本发明中该INTERRUPT信号的用途是提供一种用于启动各处理单元间信号组传送的机制。

参照图4，示出的是本发明较佳实施例的直接存储器存取控制器34的框图。直接存储器存取控制器包括隔离多路复用器341、时钟缓冲单元342、仲裁单元343、中断多路复用器单元344、状态控制单元345、通道单元349、直接存储器存取总线347以及PSA单元346。隔离多路复用器341包括逻辑部件来隔离至直接存储器存取控制器34的输入用于测试目的。时钟缓冲单元342包含对外部时钟信号(相对于数字信号处理器而言)的时滞作校正的逻辑电路。时钟缓冲器342的时钟信号接着分配给直接存储器存取控制器34的各个部分。中断多路复用器单元344将同步中断提供给数字信号处理器30的核心处理单元12。仲裁逻辑电路343包括响应各个用以控制其中一个通道的请求来选择经直接存储器存取单元34的信号组传送用户的装置。PSA单元346是用于对直接存储器存取控制器34进行测试和调试的运算器。状态控制单元345根据仲裁单元343的信号选择直接存储器存取控制器34的状态(配置)，并在直接存储器存取总线347上提供实施机器配置以执行当前操作的控制信号。就本发明目的而言，直接存储器存取控制器34的重要元件是仲裁单元343、状态控制单元345以及通道单元349。信号TXEMPTY和RXFULL’两者均送至仲裁单元343。仲裁单元343的用途是解决通道分配方面的冲突。仲裁单元343向状态控制单元345发出信号表明需要提供一通道用于信号传送。即，对TXEMPTY’信号来说，由直接存储器存取单元34’在存储单元16’和接口单元31’间提供一通道。对RXFULL’信号来说，由直接存储器存取单元34在接口单元31’和存储单元16间提供一通道。由直接存储器存取总线349发送源地址和宿地址。另外，直接存储器存取总线347上的控制信号送至通道单元349。信号组经多个通道单元349其中一个传送。

参照图5，示出的是需要利用与图3所示相同的控制信号和信号组在数字信号处理器50和50’间传送信号组的数字信号处理单元5的第二实施例。该第二实施例中，与图3所示实施例相同，传送的信号组并不离开其上制作有数字信号处理单元5的芯片。但用单个接口单元51。图5所示的单个接口单元51并不位于某一数字信号处理器子芯片50或50’上，而是位于两个子芯片之间。将会清楚，接口单元51在不背离本发明的情况下可位于其中一个子芯片上。接口单元51可经直接存储器存取控制器54从某一存储单元16接收输入信号组，或者可经直接存储器存取控制器54’从存储单元16’接收信号组。同样，信号组可经直接存储器存取控制器54从接口单元51传送至存储单元16，而接口单元51的信号组则经直接存储器存取控制器54’传送至存储单元16’。直接存储器存取控制器54和54’可按与图3中直接存储器存取控制器34和34’相同方式实施。也就是说，任一直接存储器存取控制器54和54’对TXEMPTY、RXFULL、TXEMPTY’和RXFULL’控制信号的响应与图3中所示的相同。为了避免接口单元51的使用冲突，收到标识信号组交换的INTERRUPT(中断)信号，将防止接收该INTERRUPT信号的核心处理单元向该INTERRUPT信号始发的核心处理单元发出一(冲突的)INTERRUPT信号。

参照图6，示出的是直接存储器存取单元其通道单元349的动作。通道单元349包括多个通道，其中一个是图6所示的通道。多路复用器61使全部信号组源部件与其输入端连接。如图6所示，该源部件包括存储单元16、串行端口18、核心处理单元12和接口单元31’。注意，输入端与第二数字信号处理器30’的直接存储器存取单元34’连接。来自直接存储器存取总线347的控制信号对要经多路复用单元61发送的源部件进行选择。经多路复用单元61所发送的信号组送至寄存器排63并加以存储。寄存器排63中存储的信号组送至切换单元65。切换单元65响应来自直接存储器存取总线349的控制信号，发送信号组并将该信号组送至其中一个可能的宿部件，即通道单元349位于其中的数字信号处理器30相关联的存储单元16、串行端口18、核心处理单元12和接口单元31。

2.较佳实施例的运作

本发明的运作可理解如下。第一数字处理单元的软件程序判断第一数字处理器的核心处理单元所需的信号组或各信号组当前并非存储于第一数字信号处理器的存储单元。程序还判断所需的信号组存储于第二数字信号处理器的存储单元中。第一数字信号处理单元的核心处理单元将一INTERRUPT(中断)信号送至第二数字信号处理单元的核心处理单元。该INTERRUPT信号告知第二数字处理单元需要对第一数字信号处理单元的动作。第一数字信号处理器形成一预定信号组，并当有接口单元可资利用时便将该预定信号组经直接存储器存取单元送至第一数字信号处理器的第一接口单元。信号组或各信号组传送至接口单元，取决于接口单元将TXEMPTY信号送至直接存储器存取控制器。该TXEMPTY信号表示接口单元可用作信号组的存储。但生成该TXEMPTY信号时，便将预定信号组传送至接口单元。当预定信号组存储于接口单元时，该接口单元便生成一RXFULL控制信号，并将该信号送至其中存储有所需信号组的数字信号处理器的直接存储器存取控制器。响应该RXFULL控制信号，将该预定信号组传送至接收该控制信号的直接存储器存取控制器。直接存储器存取控制器接着将预定信号组送至相关联的核心处理单元。该核心处理单元对预定信号组处理，并确定第一数字信号处理器所请求的信号组在相关联的存储单元中的位置。

核心处理单元接着指令直接存储器存取控制器从存储器当中检索由预定信号组特定的信号组，并将这些信号组送至相关联的接口单元。当来自接口单元的信号TXEMPTY’表示接口单元准备好接收信号组时，直接存储器存取控制器便将所请求的信号组从存储单元传送至接口单元。接口单元生成一RXFULL’信号，并将该控制信号送至请求信号组的数字信号处理单元中的直接存储器存取控制器。该直接存储器存取控制器现将所请求的信号组存储于与请求的核心处理单元相关联的存储单元。所需要的信号组目前便可供核心处理单元利用。

如本领域技术人员所清楚的那样，上述实施方案可延伸至包括超过2个数字信号处理器的数字信号处理单元。这种延伸会包括全部数字信号处理器之间的中断信号线路和每一接口单元至其他数字信号处理器中所包括的全部直接存储器存取单元的信号组线路。将会进一步清楚，与每一数字信号处理器相关联的接口单元是一暂存设备。接口单元是使信号组传送便利的缓冲存储单元。接口单元可由寄存器例如先进先出型部件或任何其他适合对各数字信号处理器间所要传送的信号组进行暂存的设备。

虽然就上面所述实施例对本发明进行了说明，但本发明不需要限于这些实施例。因而，未在此处说明的其他实施例、变动和改进不需要排斥在本发明保护范围之外，本发明保护范围由下面的权利要求书确定。

Claims (18)

1.一种数据处理系统，包括有数字信号处理单元，其中所述数字信号处理单元包括至少2个数字信号处理器，其特征在于，每一数字信号处理器包括：

核心处理单元；

存储信号组的至少1个存储单元，其中所述至少1个存储单元中的一个存储核心处理单元所要处理的信号组；

至少1个在数字信号处理器和外部部件间交换信号的串行端口；

接口单元；以及

直接存储器存取控制器，与数字信号处理器的核心处理单元、存储单元、串行端口和接口单元连接，

其中，接口单元与其他数字信号处理器的直接存储器存取控制器连接。

2.如权利要求1所述的数据处理系统，其特征在于，接口单元从数字信号处理器的直接存储器存取控制器接收信号组，并将信号组送至第二数字信号处理器的直接存储器存取控制器。

3.如权利要求2所述的数据处理系统，其特征在于，接口单元是各数字信号处理器间所要传送的信号组的暂存单元。

4.如权利要求2所述的数据处理系统，其特征在于，由数字信号处理器间所传送的中断信号启动信号组传送。

5.如权利要求2所述的数据处理系统，其特征在于，当接口单元准备好存储信号组时，接口单元便将一控制信号送至数字信号处理器的直接存储器存取控制器。

6.如权利要求2所述的数据处理系统，其特征在于，当接口单元准备好将信号组传送给第二数字信号处理器时，接口单元便将一控制信号送至第二数字信号处理器的直接存储器存取控制器。

7.如权利要求4所述的数据处理系统，其特征在于，中断信号由需要所请求的信号组的数字信号处理器生成，需要所请求信号组的数字信号处理器形成一标识所请求信号组的预定信号组，该预定信号组经需要所请求信号组的数字信号处理器的接口单元传送至具有所请求信号组的数字信号处理器。

8.一种具有多个数字信号处理器的数字信号处理单元中将所请求信号组从第一数字信号处理器传送至第二数字信号处理器的方法，其特征在于，该方法包括：

当第一数字信号处理器的直接存储器存取控制器从第一数字信号处理器接口单元接收到一表示接口单元准备好接收信号组的第一控制信号时，便将所请求信号组从第一数字信号处理器存储单元传送至第一数字信号处理器的接口单元；

当所请求信号组处于第一数字信号处理器接口单元中时，便将第二控制信号从第一数字信号处理器接口单元传送至第二数字信号处理器的直接存储器存取控制器；以及

提供了第二控制信号后，将所请求信号组传送给第二数字信号处理器的直接存储器存取控制器。

9.如权利要求8所述的方法，其特征在于，进一步包括：

由第二数字信号处理器生成一中断信号；以及

通过将该中断信号送至第一数字信号处理器来启动所请求信号组从第一数字信号处理器传送至第二数字信号处理器。

10.如权利要求8所述的方法，其特征在于，进一步包括：

其中，将中断信号送至第一数字信号处理器后，第二数字信号处理器将一预定的信号组送至第一数字信号处理器，该预定信号组标识所请求信号组。

11.如权利要求9所述的方法，其特征在于，进一步包括：

将中断信号送至第一数字信号处理器后，由第二处理器形成预定信号组；

当第二数字处理器的接口单元将第一控制信号送至第二数字信号处理器的直接存储器存取控制器时，便将该预定信号组存储于第二数字信号处理器的接口单元；

由第二数字信号处理器的接口单元将第二控制信号送至第一数字信号处理器的直接存储器存取控制器；以及

将预定信号组传送给第一数字信号处理器的直接存储器存取控制器。

12.一种数字信号处理单元，包括：至少第一和第二数字信号处理器，其特征在于，每一数字信号处理器包括：

核心处理单元；

至少1个存储单元；

至少1个串行端口；

接口单元，接口单元具有至第二数字信号处理器的直接存储器存取控制器的数据信号通路；以及

直接存储器存取控制器，直接存储器接口控制器控制与其他部件间的信号组交换，其中，当接口单元可接收并存储接口单元的信号组时，该接口单元便将第一控制信号送至直接存储器存取控制器，当接口单元使得信号组传送至第二数字信号处理器时，该接口单元便将第二控制信号送至第二数字信号处理器的直接存储器存取控制器。

13.如权利要求12所述的数字信号处理单元，其特征在于，当数字信号处理器需要所请求信号组时，数字信号处理单元便将中断信号送至第二数字信号处理器。

14.如权利要求13所述的数字信号处理单元，其特征在于，当数字信号处理器需要所请求信号组存储于第二数字信号处理器时，预定信号组便经接口单元传送至第二数字信号处理器的第二直接存储器存取控制器。

15.如权利要求14所述的数字信号处理单元，其特征在于，该预定信号组标识所请求信号组。

16.如权利要求15所述的数字信号处理单元，其特征在于，所请求信号组从第二数字信号处理器的接口单元传送至第一数字信号处理器的直接存储器存取控制器。

17.如权利要求12所述的数字信号处理单元，其特征在于，由第一和第二数字信号处理器共用单个接口单元。

18.一种数据处理系统，包括：

至少第一和第二数字信号处理器，其特征在于，每一数字信号处理器包括：

核心处理单元；

至少1个存储单元；

至少1个串行端口；以及

直接存储器存取控制器，直接存储器接口控制器控制与其他部件间的信号组交换；

其中所述数据处理系统还包括接口单元，所述接口单元具有至每一数字信号处理器的直接存储器存取控制器的数据信号通路，其中，当接口单元将第一控制信号送至直接存储器存取控制器时，该接口单元便接收并存储每一直接存储器存取控制器的信号组，将第二控制信号送至直接存储器存取控制器后，接口单元将信号组传送至直接存储器存取控制器。

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