CN1223443A

CN1223443A - 半导体集成电路装置

Info

Publication number: CN1223443A
Application number: CN 98119300
Authority: CN
Inventors: 前野秀史; 大泽德哉
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-16
Filing date: 1998-09-18
Publication date: 1999-07-21

Abstract

得到具有能早期地识别内部的被测试的存储电路的故障的有无的测试电路的半导体集成电路装置。在将移位模式信号SM定为“1”、测试模式信号TM定为“1”的第1测试模式时,如果将比较控制信号CMP定为“1”,则成为测试有效状态。而且,各自在指示故障时成为“0”的输入数据D与预期值数据EXP的比较结果(比较器21的输出)、串行输入SI和锁存数据(D－FF27的数据输出Q)的“与”运算结果经由“与非”门28、29、“与”门30和选择器26,供给D－FF27的D输入端。

Description

半导体集成电路装置

本发明涉及半导体集成电路装置，特别是涉及对于内部的存储电路部分的测试电路和冗余电路。

作为对于半导体集成电路装置的存储电路部分的现有的测试电路和冗余电路，例如有特开平8-94718号公报中公开的测试电路和冗余电路。

图43是示出现有的RAM测试用的扫描触发器(以下，有时简称为「S-FF」)的结构的电路图。

如图43所示，比较器201由“异”(EX-OR)门202和“与非”(NAND)门203构成，“异”门202在一个输入端和另一个输入端接收输入数据D和预期值数据EXP，“与非”门203在一个输入端与“异”门202的输出端连接，在另一个输入端接收比较控制信号CMP。而且，“与非”门203的输出端成为比较器201的输出端。

“与”门204的一个输入端与比较器201的输出端连接，选择器205在“0”输入端接收串行输入(数据)SI，“1”输入端与“与”门204的输出端连接，在控制输入端接收测试模式信号TM1。而且，选择器205根据测试模式信号TM1的“1”/“0”，从输出部Y输出由“1”输入端/“0”输入端得到的信号。

选择器206在“0”输入端接收输入数据D，“1”输入端与选择器205的输出部Y连接，在控制输入端接收移位模式信号SM。而且，选择器206根据移位模式信号SM的“1”/“0”，从输出部Y输出由“1”输入端/“0”输入端得到的信号。

D-FF(D型触发器)207在D输入端与选择器206的输出部Y连接，在触发输入端T接收定时信号(时钟信号)T，将由其Q输出部得到的信号作为数据输出Q和串行输出(数据)SO向外部输出，同时反馈到“与”门204的另一个输入端。

在这样的结构中，如果将移位模式信号SM定为“0”，则成为正常工作，与定时信号T同步地将输入数据D取入D-FF207中。

如果将移位模式信号SM定为“1”，测试模式信号TM1定为“0”，则成为移位工作模式，与定时信号T同步地将串行输入SI取入D-FF207中。

如果将移位模式信号SM定为“1”，测试模式信号TM1定为“1”，则成为测试模式。在测试模式时，如果将比较控制信号CMP定为“0”，则成为测试无效状态，由于比较器201的输出强制性地变成“1”,D-FF207的Q输出反馈到D输入，故保存D-FF207的锁存数据。

在测试模式时，如果将比较控制信号CMP定为“1”，则成为测试有效状态，比较输入数据D与预期值数据EXP，在两者一致的情况下，由于“异”门202的输出成为“0”，比较器201的输出、即比较结果数据成为“1”，故保存D-FF207的锁存数据。

另一方面，在两者不一致的情况下，由于“异”门202的输出成为“1”，比较器201的输出成为“0”，故将“0”强制性地锁存于D-FF207中(复位)。

图44是示出现有的带有测试电路的RAM的结构的电路图(只示出与RAM的数据输出DO<0>～DO<4>连接的电路)。如图44中所示，测试电路216具有将5个各自具备图43中示出的电路结构的扫描触发器SFF<0>～SFF<4>串联连接起来而构成的RAM测试用的扫描总线。以下，有时将扫描触发器SFF<>简单地称为SFF<>。

即，SFF<4>将由外部得到的串行输入数据SIDO作为串行输入SI，串行输出SO与SFF<3>的串行输入SI连接，同样，将SFF<2>、SFF<1>和SFF<0>串联连接起来，将最后一级的SFF<0>的串行输出SO作为串行输出数据SODO向外部输出。

SFF<0>～SFF<4>共同地接收移位模式信号SM、测试模式信号TM1、预期值数据EXP、比较控制信号CMP和定时信号T，接收数据输出DO<0>～DO<4>作为SFF<0>～SFF<4>各自的输入数据D，各自的数据输出Q成为数据输出Q<0>～Q<4>。

以下，参照图43和图44，进行RAM测试工作的说明。

(1)在进行RAM的测试前，在{TM1=0,SM=1}的移位模式状态下，从串行输入数据SIDO(SFF<4>的串行输入SI)开始依次移入(shift in)“1”，在SFF<0>～SFF<4>中全部锁存“1”。此时，作为定时信号T需要提供5个周期的时钟。其结果，SFF<0>～SFF<4>的串行输出SO<0>～SO<4>全部为“1”。

(2)在{TM1=1,SM=1}的测试模式状态下，对于全部地址进行RAM的测试。一边进行测试用的数据的写入或读出，一边适当地控制预期值数据EXP和比较控制信号CMP(在“1”下进行比较)，在预定的时刻变成测试有效状态。

此时，如果在RAM211中存在不良情况，则在测试有效状态时，预期值数据EXP与RAM211的输出DO(i=0～4的4任一个)就不同，此时，由于SFF的因比较器201产生的比较结果数据成为“0”，故通过与时钟信号T同步地锁存“0”，将SFF复位。

例如，如果在连接到RAM211的输出数据DO<2>的SFF<2>中检测出故障，则SO<2>=“0”(SO<0>、SO<1>、SO<3>、SO<4>仍然是“1”)。

(3)在{TM1=0,SM=1}的移位模式状态下，从串行输出数据SODO(SFF<0>的串行输出SO)开始依次移出(shift out)测试结果。在上述例子中，作为串行输出数据SODO，按“1”、“1”、“0”、“1”、“1”的顺序输出，根据第3个串行输出数据SODO为“0”(指示故障)可识别在RAM211中存在故障。

现有的半导体集成电路装置中的RAM用的测试电路由于如以上所述进行RAM的故障测试，故在测试模式状态下的上述项目(2)的阶段中，即使观察到输出到外部的串行输出数据SODO，也只能检测出数据输出DO<0>有无故障，不能观察其它的数据输出(DO<1>、DO<2>、DO<3>、DO<4>)有无故障。因而，在项目(2)的测试处理进行了全部地址中的数据输出DO<0>～DO<4>的测试后，需要在项目(3)中来识别对于全部数据输出DO<0>～DO<4>有无故障。因此，存在RAM的不合格品检测所需要的测试时间比所需要的时间长的问题。

图45是示出具备带有测试电路的RAM和冗余电路的半导体集成电路装置的结构的电路图。相对于带有图44中示出的结构的测试电路的RAM212，图45成为附加了冗余电路213的结构。

如图45中所示，将扫描触发器SFF<1>～SFF<4>的串行输出SO<1>～SO<4>取入到寄存器214中，作为存储数据G<1>～G<4>被存储。

将寄存器214的存储数据G<1>～G<4>分别供给“与”门221～223的一个输入端，“与”门221的另一个输入端与“与”门222的输出端连接，“与”门222的另一个输入端与“与”门223的输出端连接，“与”门223的另一个输入端接收存储数据G<4>。而且，“与”门221～223的输出成为输出数据F<1>～F<3>。

对应于带有测试电路的RAM212的数据输出Q<0>～Q<4>(或数据输出DO<0>～DO<4>)，设有选择器230～233。在选择器230～233的各自的“0”输入端接收数据输出Q<0>～Q<3>，在各自的“1”输入端接收数据输出Q<1>～Q<4>，在控制输入端接收输出数据F<1>～F<3>和G<4>。而且，选择器230～233的输出作为冗余数据输出XDO<0>～XDO<3>来输出。

另一方面，对应于带有测试电路的RAM212的数据输入DI<0>～DI<4>，设有“或”门215、选择器234～236。在“或”门215的一个输入端接收冗余数据输入XDI<0>，在另一个输入端接收输出数据F<1>。在选择器234～236的各自的“0”输入端接收冗余数据输入XDI<1>～XDI<3>，在各自的“1”输入端接收冗余数据输入XDI<0>～XDI<2>，在控制输入端接收输出数据F<2>、F<3>和存储数据G<4>。

而且，将“或”门215的输出供给数据输入DI<0>，将选择器234～236的输出供给数据输入DI<1>～DI<3>，将冗余数据输出XDO<3>原封不动地供给数据输入DI<4>。

在这样的结构中，例如，考虑RAM211的数据输出DO<2>中存在故障的情况。此时，在对应于数据输出DO<2>的SFF<2>中锁存指示故障的“0”。即，SO<2>=“0”(SO<0>、SO<1>、SO<3>、SO<4>仍然是“1”)。

如果将串行输出SO<1>～SO<3>取入到寄存器214中，则变成{G<1>=1,G<2>=0,G<3>=1,G<4>=1},{F<3>=1,F<2>=0,F<1>=0}。其结果，以选择器230～233的信号选择产生的对应关系{DO<4>/Q<4>对应XDO<3>,DO<3>/Q<3>对应XDO<2>,DO<1>/Q<1>对应XDO<1>,DO<0>/Q<0>对应XDO<0>}，输出冗余数据输出XDO<0>～XDO<3>。即不使用有故障的数据输出DO<2>。

同样，以选择器234～236的信号选择产生的对应关系{XDI<3>对应DI<4>,XDI<2>对应DI<3>和DI<2>,XDI<1>对应DI<1>,XDI<0>对应DI<0>}，输入冗余数据输入XDI<0>～XDI<3>。即也输入到除对应于有故障的数据输出DO<2>的数据输入DI<2>以外的数据输入DI<3>中。

这样，通过由冗余电路213产生的连接切换，即使在对应于数据输出DO<2>的RAM211中存在故障，利用带有测试电路的RAM212和冗余电路213，也可作为4位输入输出的RAM正常地工作。

再有，在正常工作时，在不将SFF<0>～SFF<4>内的D-FF207作为输出用的FF使用的情况下，通过将D-FF207作为冗余电路14的冗余控制数据保存用的寄存器来利用，可省略寄存器214。此外，也可省略“或”门215，如虚线所示将数据输入DI<0>与冗余数据输入XDI<0>短路。

这样，现有的冗余电路213中，为了产生选择器230～236的选择控制信号输出数据F<1>～F<3>，需要有逻辑电路(“与”门221～223)，存在电路结构变得复杂的问题。

本发明是为了解决上述问题而进行的，其目的在于得到具有下述的测试电路的半导体集成电路装置，该测试电路可早期地识别内部的被测试的存储电路的故障的有无，进而使被连接的冗余电路的结构得到简化。

与本发明有关的第1方面所述的半导体集成电路装置，具备测试电路，所述测试电路包括：被测试的存储电路以及与所述多个输出数据对应而设置的多个扫描触发器(S-FF)，其中所述被测试的存储电路根据内部的存储内容，能并行地输出与多个位对应的多个输出数据，所述多个S-FF分别通过接收上一级的S-FF的串行输出数据作为串行输入数据而串联地连接，所述多个S-FF分别包括：比较电路和故障信息传递装置，其中，所述比较电路根据所述多个输出数据中对应的至少1个输出数据与至少1个预期值数据的比较，输出指示故障的有无的比较结果数据，所述故障信息传递装置在第1测试模式时接收包含所述比较结果数据的故障判定用的数据组，在所述故障判定用的数据组中至少1个数据指示故障时，输出指示故障的所述串行输出数据，所述多个S-FF中连续的1个以上的S-FF各自的所述故障信息传递装置中的所述故障判定用的数据组还包括所述串行输入数据。

此外，在本发明有关的第2方面所述的半导体集成电路装置中，所述多个S-FF各自的所述故障信息传递装置具备存储用的数据输出装置和数据存储部，其中，所述存储用的数据输出装置在所述第1测试模式时，在所述故障判定数据组的至少1个数据指示故障时，输出指示故障的存储用的数据，所述数据存储部与预定的定时信号同步，存储所述存储用的数据作为锁存数据，所述串行输出数据包含所述锁存数据。

再者，在本发明有关的第3方面所述的半导体集成电路装置中，所述故障判定数据组还包括所述锁存数据。

此外，在本发明有关的第4方面所述的半导体集成电路装置中，所述连续的1个以上的S-FF各自的所述故障信息传递装置具备：数据存储部；存储用的数据输出装置；以及串行数据输出装置，其中，所述数据存储部与预定的定时信号同步，存储存储用的数据作为锁存数据，所述存储用的数据输出装置在所述第1测试模式时，在所述比较结果数据和所述锁存数据的至少1个数据指示故障时，输出指示故障的所述存储用的数据，所述串行数据输出装置在所述第1测试模式时，在所述串行输入数据和所述锁存数据中的至少1个数据指示故障时，输出指示故障的所述串行输出数据。

此外，在本发明有关的第5方面所述的半导体集成电路装置中，所述连续的1个以上的S-FF各自的所述故障信息传递装置具备：数据存储部；串行数据输出装置；以及存储用的数据输出装置，其中，所述数据存储部与预定的定时信号同步，存储存储用的数据作为锁存数据，所述串行数据输出装置在所述第1测试模式时，在所述比较结果数据和所述锁存数据的至少1个数据指示故障时，输出指示故障的所述串行输出数据，所述存储用的数据输出装置在所述第1测试模式时，在所述串行输入数据和所述串行输出数据中的至少1个数据指示故障时，输出指示故障的所述存储用的数据。

此外，在本发明有关的第6方面所述的半导体集成电路装置中，所述连续的1个以上的S-FF各自的所述故障信息传递装置具备数据存储装置和串行数据输出装置，其中，所述数据存储装置在所述第1测试模式设定时，与预定的定时信号同步，存储所述串行输入数据作为锁存数据，所述串行数据输出装置在所述比较结果数据和所述锁存数据中的至少1个数据指示故障时，输出指示故障的所述串行输出数据。

此外，在本发明有关的第7方面所述的半导体集成电路装置中，所述数据存储装置在故障观察模式时，与预定的定时信号同步，存储所述比较结果数据作为所述锁存数据。

此外，在本发明有关的第8方面所述的半导体集成电路装置中，所述连续的1个以上的S-FF各自的所述故障信息传递装置具备：数据存储部；选择装置；以及存储用的数据输出装置，其中，所述数据存储部与预定的定时信号同步，存储存储用的数据作为锁存数据，所述选择装置接收所述串行输入数据和所述锁存数据，在所述第1测试模式时，输出所述串行输入数据作为选择数据，在所述第2测试模式时，输出所述锁存数据作为所述选择数据，所述存储用的数据输出装置在所述第1和第2测试模式时，在所述选择数据和所述比较结果数据中的至少1个数据指示故障时，输出指示故障的所述存储用的数据，所述串行输出数据包含所述锁存数据。

此外，在本发明有关的第9方面所述的半导体集成电路装置中，所述至少1个输出数据包含2个以上的预定数目的输出数据，所述至少1个预期值数据包含所述预定数目的预期值数据，所述比较电路分别比较所述预定数目的输出数据和所述预定数目的预期值数据，即使存在1个不一致的数据，也输出指示故障的所述比较结果数据。

此外，在本发明有关的第10方面所述的半导体集成电路装置中，所述连续的1个以上的S-FF各自的所述故障信息传递装置具备数据存储部和存储用的数据输出装置，其中，所述数据存储部与预定的定时信号同步，存储存储用的数据作为锁存数据，所述存储用的数据输出装置在第2测试模式时，在所述比较结果数据和所述锁存数据中的至少1个数据指示故障时，输出指示故障的所述存储用的数据。

此外，在本发明有关的第11方面所述的半导体集成电路装置中，所述比较结果数据、所述串行输入数据、所述锁存数据和所述存储用的数据分别根据逻辑值“0”/“1”指示故障的有/无，所述存储用的数据输出装置和所述数据存储部的合在一起的部分包含在所述第1测试模式时对所述串行输入数据、所述锁存数据和所述比较结果数据进行“与”运算处理的“与”运算装置。

此外，在本发明有关的第12方面所述的半导体集成电路装置中，所述“与”运算装置包括：第1～第3“或”门和“与非”门，其中，所述第1～第3“或”门在所述第1测试模式时分别输出使所述串行输入数据、所述锁存数据和所述比较结果数据有效的第1～第3“或”运算结果，所述“与非”门同时接收所述第1～第3“或”运算结果，一并进行所述第1～第3“或”运算结果的“与非”运算处理，输出“与非”运算结果，将所述第1～第3“或”门和所述“与非”门形成为一体，构成“或-与非”门。

此外，在本发明有关的第13方面所述的半导体集成电路装置中，所述“与”运算装置包括：第1和第2“或”门、第1“与非”门、倒相器、第3“或”门和第2“与非”门，其中，所述第1和第2“或”门在第1测试模式时分别输出使所述串行输入数据和所述锁存数据有效的第1和第2“或”运算结果，所述第1“与非”门同时接收所述第1和第2“或”运算结果，一并进行所述第1和第2“或”运算结果的“与非”运算处理，并输出第1“与非”运算结果，所述倒相器将所述第1“与非”运算结果在逻辑上反转后输出第1“与”运算结果，所述第3“或”门在所述第1测试模式时输出使所述比较结果数据有效的第3“或”运算结果，所述第2“与非”门同时接收所述第1“与”运算结果和第3“或”运算结果，一并进行所述第1“与”运算结果和第3“或”运算结果的“与非”运算处理，并输出第2“与非”运算结果，将所述第1、第2“或”门和所述第1“与非”门形成为一体，构成第1“或-与非”门，同时将所述第3“或”门和所述第2“与非”门形成为一体，构成第2“或-与非”门。

此外，在本发明有关的第14方面所述的半导体集成电路装置中，还具备比较控制信号发生电路，所述比较控制信号发生电路在所述第1测试模式时，输出根据所述至少1个预期值将一个定为“1”另一个定为“0”的第1和第2比较控制信号，所述至少1个输出数据包含取作“1”或“0”的值的1位输出数据，所述第3“或”运算结果包含第1比较用的第3“或”运算结果和第2比较用的第3“或”运算结果，所述第3“或”门包括第1比较用的第3“或”门，进行所述1位输出数据与所述第1比较控制信号的“或”运算，并输出所述第1比较用的第3“或”运算结果；和第2比较用的第3“或”门，进行所述1位输出数据的反转值与所述第2比较控制信号的“或”运算，并输出所述第2比较用的第3“或”运算结果，在所述存储用的数据输出装置和所述比较电路中共用所述第1和第2比较用的第3“或”门。

此外，在本发明有关的第15方面所述的半导体集成电路装置中，所述存储用的数据输出装置和所述数据存储部的合在一起的部分还具备下述功能：在所述第2测试模式时，只进行所述锁存数据和所述比较结果数据的“与”运算处理，在所述第3测试模式时，只进行所述串行输入数据和所述比较结果数据的“与”运算处理。

图1是示出本发明的实施例1的带有测试功能的RAM内的测试电路中使用的扫描触发器(S-FF)的内部结构的电路图。

图2是示出实施例1的测试电路的第1结构的电路图。

图3是示出实施例1的测试电路的第2结构的电路图。

图4是示出实施例2的S-FF的内部结构的电路图。

图5是示出实施例3的S-FF的内部结构的电路图。

图6是示出实施例4的S-FF的内部结构的电路图。

图7是示出实施例5的S-FF的内部结构的电路图。

图8是示出实施例6的带有测试功能和冗余功能的RAM的冗余电路的结构的电路图。

图9是示出实施例7的带有测试功能和冗余功能的RAM的冗余电路的结构的电路图。

图10是示出实施例8的S-FF的内部结构的电路图。

图11是示出实施例9的S-FF的内部结构的电路图。

图12是示出实施例10的S-FF的比较器的结构的电路图。

图13是示出实施例10的测试电路的结构的电路图。

图14是示出实施例10的数据输入部的结构的电路图。

图15是示出实施例10的数据输入部的结构的电路图。

图16是示出RAM的存储单元阵列结构的平面图。

图17是示出RAM的存储单元阵列结构的电路图。

图18是示出RAM的存储单元阵列结构及其外围电路的电路图。

图19是以RAM的存储单元阵列的外围电路为主示出的电路图。

图20是示出实施例11的1位用的S-FF的内部结构的电路图。

图21是示出实施例11的多位用的S-FF的内部结构的电路图。

图22是示出实施例12的1位用的S-FF的内部结构的电路图。

图23是示出实施例12的多位用的S-FF的内部结构的电路图。

图24是示出实施例13的带有测试功能的RAM中使用的测试电路的结构的电路图。

图25是示出实施例14的带有测试功能的RAM中使用的测试电路的结构的电路图。

图26是示出实施例14的带有测试功能的RAM中使用的测试电路的结构的电路图。

图27是示出实施例15的S-FF的内部结构的电路图。

图28是示出图27的“或-与非”门的内部结构的电路图。

图29是示出实施例15的控制信号发生电路的结构的电路图。

图30是示出实施例16的S-FF的内部结构的电路图。

图31是示出实施例16的控制信号发生电路的结构的电路图。

图32是示出实施例17的S-FF的内部结构的电路图。

图33是示出图32的“或-与非”门的内部结构的电路图。

图34是示出实施例17的控制信号发生电路的结构的电路图。

图35是示出实施例18的S-FF的内部结构的电路图。

图36是示出实施例18的控制信号发生电路的结构的电路图。

图37是示出实施例19的S-FF的内部结构的电路图。

图38是示出图37的“或-与非”门(其1)的内部结构的电路图。

图39是示出图37的“或-与非”门(其2)的内部结构的电路图。

图40是示出实施例20的S-FF的内部结构的电路图。

图41是示出图40的“或-与非”门的内部结构的电路图。

图42是示出实施例21的S-FF的内部结构的电路图。

图43是示出现有的S-FF的内部结构的电路图。

图44是示出现有的带有测试功能的RAM的测试电路的结构的电路图。

图45是示出现有的带有测试功能和冗余功能的RAM的冗余电路的结构的电路图。

图46是示出D-FF与倒相器的连接结构例(其1)的电路图。

图47是示出D-FF与倒相器的连接结构例(其2)的电路图。

《实施例1》

图1是示出作为本发明的实施例1的RRAM、SRAM等半导体集成电路装置的测试电路中使用的扫描触发器的结构的电路图。

如图1所示，比较器21由“异”门22和“与非”门23构成，在“异”门22的一个输入端和另一个输入端接收输入数据DO和预期值数据EXP，“与非”门23的一个输入端与“异”门22的输出端连接，在另一个输入端接收比较控制信号CMP，而且，“与非”门23的输出成为比较器21的输出。

“与非”门28的一个输入端与比较器21的输出端连接。“与非”门29的一个输入端与“与非”门28的输出端连接，在另一个输入端接收测试模式信号TM1。在“与”门30的一个输入端接收串行输入(数据)SI，另一个输入端与“与非”门29的输出端连接。

在选择器26的“0”输入端接收输入数据D，其“1”输入端与“与”门30的输出端连接，在控制输入端接收移位模式信号SM。而且，选择器26根据移位模式信号SM的“1”/“0”，从输出部Y输出由“1”输入端/“0”输入端得到的信号。

D-FF(D型触发器)27的D输入端与选择器26的输出端连接，在触发输入端T接收定时信号(时钟信号)T，将由其Q输出部得到的信号作为数据输出Q和串行输出(数据)SO向外部输出，同时反馈到“与非”门28的另一个输入端。

在这样的结构中，如果将移位模式信号SM定为“0”，则成为正常工作，与定时信号T同步地将输入数据D取入D-FF27中。再有，在不需要正常工作的情况下，如图1的虚线所示，也可除去选择器26，将“与”门30的输出端直接连接到D-FF27的D输入端。

如果将移位模式信号SM定为“1”，测试模式信号TM1定为“0”，则成为移位工作模式，由于“与非”门29的输出强制性地成为“0”，故与定时信号T同步地将串行输入SI取入D-FF27中。

如果将移位模式信号SM定为“1”，测试模式信号TM定为“1”，则成为测试模式。在测试模式时，如果将比较控制信号CMP定为“0”，则成为测试无效状态，比较器21的输出强制性地变成“1”。而且，将由“与”门30得到的串行输入SI与D-FF27的Q输出的“与”(AND)运算结果反馈到D-FF27的D输入。

在测试模式时，如果将比较控制信号CMP定为“1”，则成为测试有效状态，比较输入数据D与预期值数据EXP，在两者一致的情况下，由于“异”门22的输出即比较结果数据成为“0”，比较器21的输出成为“1”。而且将串行输入SI与D-FF27的Q输出(锁存数据)的“与”运算结果反馈到D-FF27的D输入。另一方面，在两者不一致的情况下，由于“异”门22的输出成为“1”，比较结果数据成为“0”，故将“0”强制性地锁存于D-FF27中(复位)。

图2是示出利用了图1中示出的扫描触发器的测试电路的第1结构的电路图。测试电路10对应于RAM11的数据输出DO<0>～DO<4>而设置。

如图2中所示，测试电路10具有将5个各自具备图1中示出的电路结构的扫描触发器SFF<0>～SFF<4>串联连接起来而构成的RAM测试用的扫描总线。

即，SFF<4>将由外部得到的串行输入数据SIDO作为串行输入SI，串行输出SO与SFF<3>的串行输入SI连接起来，同样，将SFF<2>、SFF<1>和SFF<0>串联连接起来，将最后一级的SFF<0>的串行输出SO作为串行输出数据SODO向外部输出。

SFF<0>～SFF<4>共同地接收移位模式信号SM、测试模式信号TM、预期值数据EXP、比较控制信号CMP和定时信号T，接收数据输出DO<0>～DO<4>作为SFF<0>～SFF<4>各自的输入数据D和D0，各自的数据输出Q成为数据输出Q<0>～Q<4>。再有，图2的测试模式信号TM对应于图1的测试模式信号TM1。

以下，说明因图2中示出的测试电路10产生的对于RAM11的测试工作。

(1)在进行RAM的测试前，在{TM1=0,SM=1}的移位模式状态下，依次移入串行输入数据SIDO的“1”，在SFF<0>～SFF<4>中全部锁存“1”。

(2)在{TM1=1,SM=1}的测试状态下，对于全部地址进行RAM的测试。一边进行测试用的数据的写入或读出，一边适当地控制预期值数据EXP和比较控制信号CMP(在“1”下进行比较)，在预定的时刻变成测试有效状态。

此时，如果在RAM11中存在不良情况，则在测试有效状态时，预期值数据EXP与RAM11的输出DO(i=0～4的任一个)就不同，此时，由于SFF的比较结果数据成为指示故障的“0”，故通过与时钟信号T同步地锁存“0”，SFF的D-FF27被复位。其结果，SFF的数据输出Q和串行输出SO变成指示故障的“0”。

另一方面，如果在SFF的后级的SFF<i-1>中串行输入SI(SFF的串行输出SO)变成“0”，则由于与SFF<i-1>的比较数据结果(对应的数据输出DO<i-1>的故障检测的有/无)无关，”与”门30的输出强制性地变成“0”，故通过与时钟信号T同步地锁存“0”,SFF<i-1>的D-FF27被复位。其结果，SFF<i-1>的数据输出Q<i-1>和串行输出SO<i-1>变成指示故障的“0”。

以下，对于定时信号T的每一个时钟周期依次传播“0”的串行输出SO，最迟在不良检测后的定时信号T的4个时钟周期后从串行输出数据SODO输出“0”。

例如，如果在连接到RAM11的输出数据DO<2>的SFF<2>中检测出故障，则SO<2>=“0”(SO<0>、SO<1>、SO<3>、SO<4>仍然是“1”)。

指示故障的“0”的串行输出SO<2>与下一个时钟周期的定时信号T同步，锁存于SFF<1>的D-FF27中，“0”的串行输出SO<1>与再下一个时钟周期的定时信号T同步，锁存于SFF<0>的D-FF27中。其结果，从SFF<0>的串行输出SO得到的串行输出数据SODO变成指示故障的“0”。

这样，如果SFF检测出RAM11的故障，则在i时钟周期后串行输出数据SODO变成“0”。此时，串行输出SO<4>～SO<0>变成{SO<4>=1、SO<3>=1、SO<2>=0、SO<1>=0、SO<0>=0}的状态。

这样，由于实施例1的半导体集成电路装置中的测试电路的结构是在测试模式时使“0”(故障(指示)信息)在由SFF<0>～SFF<4>构成的扫描总线上顺序地传播，故在测试模式期间中，即使任一个扫描触发器锁存指示故障的“0”，也可在串行输出数据SODO上迅速地显现“0”。

其结果，由于通过在测试模式期间中观察串行输出数据SODO，能迅速地检测出RAM11的不良，故与以往相比可在短时间内进行不合格品的检测，可缩短测试时间。

此外，第1结构的测试电路10在各扫描触发器的正常工作时也可作为RAM11的数据输出用的触发器组来使用。

图3是示出利用了图1中示出的扫描触发器S-FF1的测试电路的第2结构的电路图。如该图所示，测试电路16对应于RAM11的数据输出DO<0>～DO<4>和数据输入DI<0>～DI<4>而设置。

如图3中所示，测试电路16与图2中示出的测试电路10相同，具有将5个各自具备图1中示出的电路结构的扫描触发器SFF<0>～SFF<4>串联连接起来而构成的RAM测试用的扫描总线。

SFF<0>～SFF<4>共同地接收移位模式信号SM、测试模式信号TM、预期值数据EXP、比较控制信号CMP和定时信号T。而且，接收数据输出DO<0>～DO<4>作为SFF<0>～SFF<4>各自的输入数据DO，各自的数据输出Q与选择器40～44的“0”输入端连接，各自的D输入端与数据输入DIX<0>～DIX<4>连接。再有，图3的测试模式信号TM对应于图1的测试模式信号TM1。

在选择器40～44各自的“1”输入端共同地接收测试数据SID，在各自的控制输入端共同地接收选择信号SELSID，各自的输出端与数据输入DI<0>～DI<4>连接。

利用图3中示出的第2结构的测试电路16，也能与图2中示出的第1结构的测试电路10同样地进行对于RAM11的测试工作。但是，通过将选择信号SELSID定为“1”，将测试数据SID供给数据输入DI<0>～DI<4>，来进行测试用的数据的写入。

此外，第2结构的测试电路16通过将选择信号SELSID定为“0”使各扫描触发器进行正常工作，也可作为RAM11的数据输入用的触发器组来使用。

此外，也可在与RAM11无关的计数器等的用户逻辑中利用的触发器的结构中使用。

《实施例2》

图4是示出作为本发明的实施例2的半导体集成电路装置的测试电路中使用的扫描触发器的结构的电路图。

如图4所示，比较器21由“异”门22和“与非”门23构成，在“异”门22的一个输入端和另一个输入端接收输入数据DO和预期值数据EXP，“与非”门23的一个输入端与“异”门22的输出端连接，在另一个输入端接收比较控制信号CMP，而且，“与非”门23的输出成为比较器21的输出。

在“或”门31的一个输入端接收串行输入SI，在另一个输入端接收测试模式信号TM2。3个输入端的“与”门24的第1输入端与“或”门31的输出端连接，第2输入端与比较器21的输出端连接。

在选择器25的“0”输入端接收串行输入SI，其“1”输入端与“与”门24的输出端连接，在控制输入端接收测试模式信号TM1。而且，选择器25根据测试模式信号TM1的“1”/“0”，从输出部Y输出由“1”输入端/“0”输入端得到的信号。

在选择器26的“0”输入端接收输入数据D，其“1”输入端与选择器25的输出部Y连接，在控制输入端接收移位模式信号SM。而且，选择器26根据移位模式信号SM的“1”/“0”，从输出部Y输出由“1”输入端/“0”输入端得到的信号。

D-FF27的D输入端与选择器26的输出部Y连接，在触发输入端T接收定时信号(时钟信号)T，将由其Q输出部得到的信号作为数据输出Q和串行输出SO向外部输出，同时反馈到“与”门24的第3输入端。在这样的结构中，如果将测试模式信号TM2定为“1”，则与图43中示出的现有的S-FF200等效，可进行与S-FF200完全相同的工作。另一方面，如果将测试模式信号TM2定为“0”，则如以下那样来工作。

如果将移位模式信号SM定为“0”，则成为正常工作，与定时信号T同步地将输入数据D取入D-FF27中。再有，在不需要正常工作的情况下，如图4的虚线所示，也可除去选择器26，将选择器25的输出部Y直接连接到D-FF27的D输入端。

如果将移位模式信号SM定为“1”，测试模式信号TM1定为“0”，则成为移位工作模式，与定时信号T同步地将串行输入SI取入D-FF27中。

如果将移位模式信号SM定为“1”，测试模式信号TM1定为“1”，则成为测试模式。在测试模式时，如果将比较控制信号CMP定为“0”，则成为测试无效状态，比较器21的输出强制性地变成“1”。因而，利用“与”门24将串行输入SI与D-FF27的Q输出的“与”(AND)运算结果反馈到D-FF27的D输入。

在测试模式时，如果将比较控制信号CMP定为“1”，则成为测试有效状态，比较输入数据D与预期值数据EXP，在两者一致的情况下，由于”异”门22的输出成为“0”，比较器21的输出即比较结果数据成为“1”。因而。将串行输入SI与D-FF27的Q输出(锁存数据)的“与”运算结果反馈到D-FF27的D输入。

另一方面，在两者不一致的情况下，由于”异”门22的输出成为“1”，比较结果数据成为“0”，故将指示故障的“0”强制性地锁存于D-FF27中(复位)。

这样的结构的S-FF2与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例2的半导体集成电路装置的测试电路。但是，图2和图3的测试模式信号TM对应于图4的测试模式信号TM1和TM2。

因而，由于实施例2的测试电路的结构与实施例1相同，在将测试模式信号TM2定为“0”的测试模式时，使指示故障的“0”在由SFF<0>～SFF<4>构成的扫描总线上顺序地传播，故能迅速地检测出RAM11的不良，与以往相比可在短时间内进行不合格品的检测，可缩短测试时间。另外，由于实施例2的测试电路根据测试模式信号TM2的“1”/“0”，只在与产生不良的数据输出DO对应的SFF中锁存“0”，能切换容易进行不良分析的工作模式(TM2=“1”，第2测试模式)和能缩短上述的测试时间的工作模式(TM2=“0”，第1测试模式)，故可根据开发时和批量生产时的需要，进行适当的测试。

《实施例3》

图5是示出作为本发明的实施例2的半导体集成电路装置的测试电路中使用的扫描触发器的结构的电路图。

如图5所示，在“或”门32的一个输入端接收串行输入SI，在另一个输入端接收测试模式信号TM3。而且，“或”门32的输出端与“与”门30的一个输入端连接。再有，其它的结构与图1中示出的S-FF1相同。

在这样的结构中，如果将测试模式信号TM3定为“1”，则由于能使串行输入SI变成无效，故与图43中示出的现有的S-FF2000相同，可在测试模式(第2测试模式)时进行不传播串行输出SO的测试工作。但是，移位工作与现有的S-FF200不同，必须在TM3=“0”、TM1=“0”和SM=“1”下进行。

另一方面，如果将测试模式信号TM3定为“0”，则由于成为与图1中示出的S-FF1等效的电路结构，故S-FF3进行与S-FF1完全相同的工作。

这样的结构的S-FF3与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例3的半导体集成电路装置的测试电路。但是，图2和图3的测试模式信号TM对应于图4的测试模式信号TM1和测试模式信号TM3。

因而，由于实施例3的测试电路的结构与实施例1相同，在将测试模式信号TM3定为“0”的测试模式时，使指示故障的“0”在由SFF<0>～SFF<4>构成的扫描总线上顺序地传播，故能迅速地检测出RAM11的不良，与以往相比可在短时间内进行不合格品的检测，可缩短测试时间。

另外，由于实施例3的测试电路根据测试模式信号TM3的“1”/“0”，只在与产生不良的数据输出DO对应的SFF中锁存“0”，能切换容易进行不良分析的工作模式(TM3=“1”，第2测试模式)和能缩短上述的测试时间的工作模式(TM3=“0”，第1测试模式)，故可根据开发时和批量生产时的需要，进行适当的测试。

此外，实施例3的S-FF3通过设定成TM3=1、TM1=0、SM=1，将“与”门30的输出强制性地定为“1”，可在D-FF27中锁存“1”。在图44中示出的现有的测试电路中，在测试RAM之前必须通过串行移位工作在各扫描触发器中设定1，但由于用图5中示出的S-FF3组成的扫描总线构成的测试电路能在定时信号T的1个时钟周期中通过上述设定在全部的SFF<0>～SFF<4>中一并地设定“1”，故可进一步缩短测试时间。

《实施例4》

图6是示出作为本发明的实施例4的半导体集成电路装置的测试电路中使用的扫描触发器的结构的电路图。

如图6所示，在“或”门33的一个输入端接收测试模式信号TM4，在另一个输入端接收串行输入SI。而且，”与”门34的一个输入端与“或”门33的输出端连接，另一个输入端接收D-FF27的数据输出Q。“与”门34的输出端成为串行输出SO。

S-FF4与图4中示出的S-FF2相比，除上述事项以外，省略了测试模式信号TM2、“或”门31及其输入输出连接，但其它结构与S-FF2相同。

在这样的结构中，如果将测试模式信号TM4定为“1”，则与图43中示出的现有的S-FF200等效，可进行与S-FF200完全相同的工作。另一方面，如果将测试模式信号TM4定为“0”，则如以下那样来工作。

如果将移位模式信号SM定为“0”，则成为正常工作，与定时信号T同步地将输入数据D取入D-FF27中。再有，在不需要正常工作的情况下，如图6的虚线所示，也可除去选择器26，将选择器25的输出部Y直接连接到D-FF27的D输入端。

如果将移位模式信号SM定为“1”，测试模式信号TM1定为“1”，则成为测试模式(第1测试模式)。在测试模式时，如果将比较控制信号CMP定为“0”，则成为测试无效状态，比较器21的输出强制性地变成“1”。因而，在D-FF27的数据输出Q反馈到D输入端的同时，将利用“与”门34得到的串行输入SI与D-FF27的Q输出(锁存数据)的“与”运算结果作为串行输出SO来输出。

在测试模式时，如果将比较控制信号CMP定为“1”，则成为测试有效状态，比较输入数据D与预期值数据EXP，在两者一致的情况下，“异”门22的输出成为“0”，比较器21的输出即比较结果数据成为“1”。因而，在D-FF27的数据输出Q反馈到D输入端的同时，串行输入SI与D-FF27的Q输出(锁存数据)的“与”运算结果作为串行输出SO来输出。

另一方面，在两者不一致的情况下，由于”异”门22的输出成为“1”，比较结果数据成为“0”，故将“0”强制性地锁存于D-FF27中(复位)。因而，数据输出Q和串行输出SO都是“0”。

这样的结构的S-FF4与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例4的半导体集成电路装置的测试电路。但是，图2和图3的测试模式信号TM对应于图6的测试模式信号TM1和TM4。

因而，由于实施例4的测试电路与实施例1相同，在将测试模式信号TM4定为“0”的测试模式(第2测试模式)时，使指示故障的“0”在由SFF<0>～SFF<4>构成的扫描总线上顺序地传播，故能迅速地检测出RAM11的不良，与以往相比可在短时间内进行不合格品的检测，可缩短测试时间。

另外，实施例4的测试电路在将测试模式信号TM4定为“0”的测试模式(第1测试模式)时，由于只在与故障产生的数据输出DO对应的SFF中锁存“0”，故通过在测试结束后从串行输出数据SODO起移出SFF<0>～SFF<4>的锁存数据，故可特别确定故障部位。

《实施例5》

图7是示出作为本发明的实施例5的半导体集成电路装置的测试电路中使用的扫描触发器的结构的电路图。

如图7所示，倒相器35的输入端与“与非”门28的输出端连接，倒相器35的输出作为串行输出SO输出。再有，其它结构与图5中示出的S-FF3相同。

在这样的结构中，如果将测试模式信号TM3定为“1”，则由于能使串行输入SI变成无效，故与图43中示出的现有的S-FF200相同，能在测试模式(第2测试模式)时进行不传播串行输出SO的测试工作。但是，与现有的S-FF200不同，必须设定为TM3=“0”、TM1=“0”、SM=“1”来进行移位工作。

另一方面，由于如果将测试模式信号TM3定为“0”，则成为与图1中示出的S-FF1等效的电路结构，故S-FF5可进行与S-FF1完全相同的工作。但是，在测试模式(第1测试模式)时，在由比较器21输出的比较结果数据是指示故障的“0”时，在将“0”锁存到D-FF27中之前，从倒相器35输出指示故障的“0”作为串行输出SO。

这样的结构的实施例5的S-FF5与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例5的半导体集成电路装置的测试电路。但是，图2和图3的测试模式信号TM对应于图4的测试模式信号TM1和测试模式信号TM3。

因而，由于实施例5的测试电路与实施例1相同，在将测试模式信号TM3定为“0”的测试模式时，使作为故障信息的“0”在由SFF<0>～SFF<4>构成的扫描总线上顺序地传播，故能迅速地检测出RAM11的不良，与以往相比可在短时间内进行不合格品的检测，可缩短测试时间。

此外，由于将实施例5的测试电路的结构作成使比较器21的输出、即比较结果数据瞬时地在倒相器35的输出、即串行输出SO上显现，故与图5中示出的实施例3的测试电路相比，能够提前定时信号T的一个周期将指示故障的“0”传递到下一级的扫描触发器，能谋求进一步缩短测试时间。

再者，实施例5的S-FF5通过设定为TM3=1、TM1=0、SM=1，能够强制性地将“与”门30的输出定为“1”，使“1”锁存到D-FF27中，可进一步缩短测试时间。

此外，由于实施例5的测试电路根据测试模式信号TM3的“1”/“0”，能切换容易进行不良分析的工作模式(TM3=“1”，第2测试模式)和能缩短测试时间的工作模式(TM3=“0”，第1测试模式)，故与实施例3的测试电路相同，可根据开发时和批量生产时的需要，进行适当的测试。

《实施例6》

图8是示出本发明的实施例6即备有带有测试电路的RAM和冗余电路的半导体集成电路装置的结构的电路图。图8中的带有测试电路的RAM12例如相当于由图2中示出的RAM11和测试电路10构成的结构。

再有，作为测试电路10中的SFF<0>～SFF<4>，也可使用图1、图4、图5、图6和图7中示出的S-FF1～5中的任一个S-FF。如图8所示，将SFF<1>～SFF<4>的串行输出SO<1>～SO<4>取入到寄存器214中，作为存储数据G<1>～G<4>来存储。

冗余电路14对应于带有测试电路的RAM12的数据输出Q<0>～Q<4>设有选择器230～234。在选择器230～233的各自的“0”输入端接收数据输出Q<0>～Q<3>，在“1”输入端接收数据输出Q<1>～Q<4>，在控制输入端接收存储数据G<1>～G<4>。而且，选择器230～233的输出作为冗余数据输出XDO<0>～XDO<3>来输出。

另一方面，对应于带有测试电路的RAM12的数据输入DI<0>～DI<4>，设有“或”门215、选择器234～236。在“或”门215的一个输入端接收冗余数据输入XDI<0>，在另一个输入端接收输出数据G<1>。在选择器234～236的各自的“0”输入端接收冗余数据输入XDI<1>～XDI<3>，在“1”输入端接收冗余数据输入XDI<0>～XDI<2>，在控制输入端接收存储数据G<2>～G<4>。

在这样的结构中，例如，考虑带有测试电路的RAM12的数据输出DO<2>中存在故障的情况。此时，通过在传播串行输出SO的第1测试模式下进行测试工作，在对应于数据输出DO<2>的SFF<2>中锁存“0”，指示故障的“0”的串行输出SO传播SFF<1>和SFF<0>。

其结果，SO<2>=SO<1>=SO<0>=“0”(SO<3>、SO<4>仍然是“1”)。

如果将串行输出SO<1>～SO<3>取入到寄存器214中，则变成{G<1>=0,G<2>=0,G<3>=1,G<4>=1}。其结果，以基于存储数据G<1>～G<4>的选择器230～233的信号选择产生的对应关系{DO<4>/Q<4>对应XDO<3>,DO<3>/Q<3>对应XDO<2>,DO<1>/Q<1>对应XDO<1>,DO<0>/Q<0>对应XDO<0>}，输出冗余数据输出XDO<0>～XDO<3>。即不使用有故障的数据输出DO<2>。

同样，以基于存储数据G<2>～G<4>的选择器234～236的信号选择产生的对应关系{XDI<3>对应DI<4>,XDI<2>对应DI<3>和DI<2>,XDI<1>对应DI<1>,XDI<0>对应DI<0>}，输入冗余数据输入XDI<0>～XDI<3>。即也在除对应于有故障的数据输出DO<2>的数据输入DI<2>以外的数据输入DI<3>中输入冗余数据输入XDI<2>。

这样，通过由冗余电路14产生的连接切换，即使在对应于数据输出DO<2>的带有测试电路的RAM12中存在故障，利用带有测试电路的RAM12和冗余电路14，也可作为4位输入输出的RAM正常地工作。

如上所述，利用带有测试电路的RAM12的串行输出SO<0>～SO<4>，指示故障的位与不指示故障的位的边界变得明确。

因而，由于实施例6的冗余电路14能将存储数据G<1>～G<4>、即带有测试电路的RAM12的串行输出SO<1>～SO<4>原封不动地用于选择器230～236的控制，故可用简单的电路结构来实现。

再有，在正常工作时，在不将SFF<0>～SFF<4>内的D-FF27作为输出用的FF使用的情况下，通过将D-FF27作为冗余电路14的冗余控制数据保存用的寄存器来利用，可省略寄存器214。此外，也可省略“或”门215，如虚线所示将数据输入DI<0>与冗余数据输入XDI<0>短路。

《实施例7》

图9是示出本发明的实施例7即备有带有测试电路的RAM和备有冗余电路的RAM的结构的电路图。图9中的带有测试电路的RAM13例如相当于由图3中示出的RAM11和测试电路16构成的结构。

再有，作为测试电路10中的SFF<0>～SFF<4>，也可使用图1、图4、图5、图6和图7中示出的S-FF1～5中的任一个S-FF。如图9所示，将SFF<1>～SFF<4>的串行输出SO<1>～SO<4>取入到寄存器214中，作为存储数据G<1>～G<4>来存储。

冗余电路17对应于带有测试电路的RAM13的数据输出DO<1>～DO<4>设有选择器230～234。在选择器230～233的各自的“0”输入端接收数据输出DO<0>～DO<3>，在“1”输入端接收数据输出DO<1>～DO<4>，在控制输入端接收存储数据G<1>～G<4>。而且，选择器230～233的输出作为冗余数据输出XDO<0>～XDO<3>来输出。

另一方面，对应于带有测试电路的RAM13的数据输入DIX<0>～DIX<4>，设有“或”门215、选择器234～236。在“或”门215的一个输入端接收冗余数据输入XDI<0>，在另一个输入端接收输出数据G<1>。在选择器234～236的各自的“0”输入端接收冗余数据输入XDI<1>～XDI<3>，在各自的“1”输入端接收冗余数据输入XDI<0>～XDI<2>，在控制输入端接收存储数据G<2>～G<4>。

而且，将“或”门215的输出供给数据输入DIX<0>，将选择器234～236的输出供给数据输入DIX<1>～DIX<3>，将冗余数据输出XDO<3>原封不动地供给数据输入DIX<4>。

在这样的结构中，例如，考虑带有测试电路的RAM13的数据输出DO<2>中存在故障的情况，与实施例6相同，通过进行传播串行输出SO的第1测试模式的测试工作，SO<2>=SO<1>=SO<0>=“0”(SO<3>、SO<4>仍然是“1”)。

其结果，通过基于存储数据G<1>～G<4>的选择器230～233的信号选择，与实施例6相同，就不使用有故障的数据输出DO<2>。

同样，通过基于存储数据G<2>～G<4>的选择器234～236的信号选择，与实施例6相同，也在除对应于有故障的数据输出DO<2>的数据输入DIX<2>以外的数据输入DIX<3>中输入冗余数据输入XDI<2>。

这样，通过由冗余电路17产生的连接切换，即使在对应于数据输出DO<2>的带有测试电路的RAM13中存在故障，利用带有测试电路的RAM13和冗余电路17，也可作为4位输入输出的RAM正常地工作。

再者，由于实施例7的冗余电路17，与实施例6相同，带有测试电路的RAM13的串行输出SO<1>～SO<4>原封不动地用于选择器230～236的控制，故可用简单的电路结构来实现。

再有，在正常工作时，在不将SFF<0>～SFF<4>内的D-FF27作为输出用的FF使用的情况下，通过将D-FF27作为冗余电路17的冗余控制数据保存用的寄存器来利用，可省略寄存器214。此外，也可省略“或”门215，如虚线所示将数据输入DI<0>与冗余数据输入XDI<0>短路。

《实施例8》

图10是示出作为本发明的实施例8的半导体集成电路装置的测试电路中使用的扫描触发器的结构的电路图。

如图10所示，“与”门36的一个输入端与选择器25的输出部Y连接，另一个输入端与比较器21的输出端连接。

S-FF6与图4中示出的实施例2的S-FF2相比，除上述事项以外，省略了测试模式信号TM2、“或”门31及其输入输出连接以及“与”门24及其输入输出连接，但其它结构与S-FF2相同。

在这样的结构中，如果将移位模式信号SM定为“0”，则成为正常工作，与定时信号T同步地将输入数据D取入D-FF27中。再有，在不需要正常工作的情况下，如图10的虚线所示，也可除去选择器26，将选择器25的输出部Y直接连接到D-FF27的D输入端。

如果将移位模式信号SM定为“1”，测试模式信号TM1定为“0”，比较控制信号CMP定为“0”，则成为移位工作模式，与定时信号T同步地将串行输入SI取入D-FF27中。

如果将移位模式信号SM定为“1”，测试模式信号TM1定为“1”，则成为使串行输入SI无效的测试模式(第2测试模式)，能进行与图43中示出的S-FF200同样的测试工作。

另一方面，如果将移位模式信号SM定为“1”，测试模式信号TM1定为“0”，则成为使串行输入SI有效的测试模式(第1测试模式)。在该测试模式时，如果将比较控制信号CMP定为“0”，则成为测试无效状态，比较器21的输出强制性地变成“1”。因而，将串行输入SI原封不动地锁存于D-FF27中，作为D-FF27的Q输出和串行输出SO来输出。

在使串行输入SI变得有效的测试模式时，如果将比较控制信号CMP定为“1”，则成为测试有效状态，比较输入数据D与预期值数据EXP，在两者一致的情况下，由于“异”门22的输出成为“0”，比较器21的输出即比较结果数据成为“1”。因而。将串行输入SI原封不动地锁存于D-FF27中，作为D-FF27的Q输出和串行输出SO来输出。

另一方面，在两者不一致的情况下，由于“异”门22的输出成为“1”，比较结果数据成为“0”，故将“0”强制性地锁存于D-FF27中(复位)。因而，数据输出Q和串行输出SO都成为指示故障的“0”。

这样的结构的实施例8的S-FF6与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例8的半导体集成电路装置的测试电路。但是，图2和图3的测试模式信号TM对应于图10的测试模式信号TM1。

因而，由于实施例8的测试电路与实施例1相同，在使串行输入SI变得有效的测试模式时，使作为故障信息的“0”在由SFF<0>～SFF<4>构成的扫描总线上顺序地传播，故能迅速地检测出RAM11的不良，与以往相比可在短时间内进行不合格品的检测，可缩短测试时间。

再者，即使实施例8的S-FF6与图43中示出的现有的S-FF200比较，其电路结构要素(3个逻辑门，2个选择器，1个D-FF)不增加，具有能用简单的电路结构来实现的效果。

此外，由于实施例8的测试电路根据测试模式信号TM1的“1”/“0”，能切换容易进行不良分析的工作模式(TM1=“1”，第2测试模式)和能缩短测试时间的工作模式(TM1=“0”，第1测试模式)，故与实施例3的测试电路相同，可根据开发时和批量生产时的需要，进行适当的测试。

此外，实施例8的S-FF6在使串行输入SI变得有效的测试模式时，由于在“与”门36中进行从比较器21输出的比较结果数据与串行输入SI的“与”运算，忽略D-FF27的数据输出Q，故具有本身不遗留指示故障的“0”的特征。

《实施例9》

图11是示出作为本发明的实施例9的半导体集成电路装置的测试电路中使用的扫描触发器的结构的电路图。

如图11所示，S-FF7与图4中示出的S-FF2相比，省略了测试模式信号TM2、“或”门31及其输入输出连接，同时将“与”门24的输出作为串行输出SO来输出。但其它结构与S-FF2相同。

在这样的结构中，如果将移位模式信号SM定为“0”，则成为正常工作，与定时信号T同步地将输入数据D取入D-FF27中。再有，在不需要正常工作的情况下，如图11的虚线所示，也可除去选择器26，将选择器25的输出部Y直接连接到D-FF27的D输入端。

另一方面，如果将移位模式信号SM定为“1”，测试模式信号TM1定为“0”，则成为使串行输入SI有效的测试模式(第1测试模式)。在该测试模式时，如果将比较控制信号CMP定为“0”，则成为测试无效状态，比较器21的输出强制性地变成“1”。因而，将串行输入SI原封不动地锁存于D-FF27中，将D-FF27的Q输出原封不动地作为串行输出SO来输出。

在使串行输入SI有效的第1测试模式时，如果将比较控制信号CMP定为“1”，则成为测试有效状态，比较输入数据D与预期值数据EXP，在两者一致的情况下，由于“异”门22的输出成为“0”，比较器21的输出即比较结果数据成为“1”。因而。将串行输入SI原封不动地锁存于D-FF27中，将D-FF27的Q输出原封不动地作为串行输出SO来输出。

另一方面，在两者不一致的情况下，由于“异”门22的输出成为“1”，比较结果数据成为“0”，故串行输出SO强制性地成为“0”。另一方面，将串行输入SI原封不动地锁存于D-FF27中，作为D-FF27的Q输出来输出。

这样的结构的实施例9的S-FF7与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例9的半导体集成电路装置的测试电路。但是，图2和图3的测试模式信号TM对应于图11的测试模式信号TM1。

因而，由于实施例9的测试电路与实施例1相同，在使串行输入SI有效的第1测试模式时，使作为指示故障的“0”在由SFF<0>～SFF<4>构成的扫描总线上顺序地传播，故能迅速地检测出RAM11的不良，与以往相比可在短时间内进行不合格品的检测，可缩短测试时间。

再者，即使实施例9的S-FF7与图43中示出的现有的S-FF200比较，其电路结构要素(3个逻辑门，2个选择器，1个D-FF)也不增加，具有能用简单的电路结构来实现的效果。

此外，由于实施例9的测试电路根据测试模式信号TM1的“1”/“0”，能切换容易进行不良分析的工作模式(TM1=“1”，第2测试模式)和能缩短上述的测试时间的工作模式(TM1=“0”，第1测试模式)，故与实施例3的测试电路相同，可根据开发时和批量生产时的需要，进行适当的测试。

此外，实施例9的S-FF7在使串行输入SI变得有效的测试模式时，由于在“与”门24中进行比较器21的比较结果与D-FF27的数据输出Q的“与”运算并输出串行输出SO，但D-FF27的数据输出Q不反馈到D输入端，故具有本身不遗留“0”的故障信息的特征。

《实施例10》

将S-FF1～7内的比较器21变更为多输入端的比较器的扫描触发器是实施例10的半导体集成电路装置的测试电路中使用的扫描触发器。实施例10的S-FF对于多位输出的RAM(DRAM/SRAM)是有效的。

在图12中，对4位输入(DO<0>、DO<1>、DO<2>、DO<3>)的比较器进行了例示。如该图中所示，比较器50由“异”门51～54、“或”门55和“与非”门56构成。

在“异”门51～54的各自的一个输入端接收输入数据DO<0>～DO<3>，在各自的另一个输入端接收预期值数据EXP<0>～EXP<3>。而且，4输入端的“或”门55与“异”门51～54的输出端连接，“与非”门56的一个输入端与“或”门55的输出端连接，在另一个输入端接收比较控制信号CMP。

通过将这样的结构的比较器50来替换S-FF1～7的比较器21，可得到实施例10的S-FF。实施例10的S-FF能一并进行4位的比较。因而，在构成测试电路内的扫描总线的情况下，如果使用实施例10的S-FF，则用内装了比较器21的S-FF1～7的数目的四分之一就可以了。

再有，也可以独立地提供预期值数据(EXP<0>、EXP<1>、EXP<2>、EXP<3>)，也可以适当地编组，对每个组提供共同的值(依据RAM的结构而定)。

图13是示出利用了实施例10的S-FF的半导体集成电路装置的测试电路的结构的电路图。测试电路18对应于RAM15的数据输出DO<0>～DO<31>而设置。

如图13所示，测试电路18将8个各自具有图12中示出的比较器50的实施例10的S-FF、即MSFF<0>～MSFF<7>串联连接起来，形成了RAM测试用的扫描总线。

即，MSFF<7>将由外部得到的串行输入数据SID0作为串行输入SI，将串行输出SO与MSFF<6>的串行输入SI连接起来，同样，将MSFF<5>、…MSFF<1>和MSFF<0>串联连接起来，最后一级的MSFF<0>的串行输出SO成为串行输出数据SODO。

MSFF<0>～MSFF<7>共同地接收预期值数据EXP<3∶0>(EXP<3>～EXP<0>)，同时，虽然在图13中未示出，但与图2的SFF<0>～SFF<4>相同，共同地接收移位模式信号SM、测试模式信号TM、比较控制信号CMP和定时信号T。

此外，接收RAM15的输出数据DO<3∶0>(DO<3>～DO<0>)作为MSFF<0>的输入数据DO<3∶0>(DO<3>～DO<0>)，接收输出数据DO<7∶4>作为MSFF<1>的输入数据DO<3∶0>，同样，接收输出数据DO<11∶8>、…、DO<27∶24>和DO<31∶28>作为MSFF<2>、…、MSFF<6>和MSFF<7>各自的输入数据DO<3∶0>。

而且，MSFF<0>～MSFF<7>各自的数据输出Q成为数据输出Q<0>～Q<7>。

以下，与图2中示出的测试电路10相同，测试电路18可进行对于RAM18的数据输出D0<0>～DO<31>的测试。

这样，由于实施例10的测试电路18在测试模式时，使“0”(指示故障的信息)在由MSFF<0>～MSFF<7>构成的扫描总线上顺序地移位传播，故在测试模式期间中即使哪一个MSFF锁存“0”，也可迅速地在串行输出数据SODO上显现指示故障的“0”。

其结果，由于通过在测试模式期间中观察串行输出数据SODO能迅速地检测出RAM15的不良，故与以往相比，可在短时间内进行不合格品的检测，可缩短测试时间。

此时，相对于32位的数据输出DO<0>～DO<31>，只设置8个MSFF<0>～MSFF<7>即可。

再有，在图13中示出的测试电路18中，没有示出对应于RAM15的数据输入DI<0>～DI<31>的部分，但例如可使用图14或图15的数据输入部18A。

如图14所示，测试电路18的数据输入部18A由触发器FF<0>～FF<31>、选择器SL1<0>～SL1<31>和选择器SL2<0>～SL2<31>构成。

在选择器SL2<0>～SL2<31>各自的“0”输入端接收输入数据DIN<0>～DIN<31>，各自的控制输入端共同地接收选择信号SELSID。

在选择器SL2<0>、SL2<4>、…、SL2<28>各自的“1”输入端接收测试数据SID<0>，在选择器SL2<1>、SL2<5>、…、SL2<29>各自的“1”输入端接收测试数据SID<1>，在选择器SL2<2>、SL2<6>、…、SL2<26>、SL2<30>各自的“1”输入端接收测试数据SID<2>，在选择器SL2<3>、SL2<7>、…、SL2<27>、SL2<31>各自的“1”输入端接收测试数据SID<3>。

选择器SL1<0>～SL1<31>各自的“0”输入端与选择器SL2<0>～SL2<31>的输出端连接，选择器SL2<0>～SL2<31>的输出端与触发器FF<0>～FF<31>的输入端连接。

在SL1<31>的“1”输入端接收串行输入SIDI，在选择器SL1<0>～SL1<30>的“1”输入端接收触发器FF<1>～FF<31>的输出。将控制信号SMDI共同地输入到选择器SL1<0>～SL1<31>各自的控制输入端。

而且，将触发器FF<0>～FF<31>各自的输出供给数据输入端DI<0>～DI<31>，同时触发器FF<0>的输出成为串行输出SODI。再有，省略了触发器FF<0>～FF<31>的定时控制线等图示。

在这样的结构中，数据输入部18A在正常工作时(或用户逻辑的扫描测试中的数据的俘获工作时)，通过设定成{SMDI=0,SELSID=0}，可将输入数据DIN<0>～DIN<31>通过触发器FF<0>～FF<31>供给RAM15的数据输入端DI<0>～DI<31>。再有，输入数据DIN<0>～DIN<31>是随机逻辑的输出结果。

此外，在移位工作时，设定成{SMDI=1}，构成由从串行输入SIDI朝向串行输出SODI的触发器FF<31>～FF<0>形成的串联移位寄存器。

在RAM测试时，通过设定成{SMDI=0,SELSID=1}，使测试数据SID<j>对应于数据输入DI，将测试数据SID<j>通过FF传递给数据输入端DI，以便能进行图13中的输出数据DO(i=0～31)与预期值数据EXP<j>(j=0～3)的比较验证。即，通过测试数据SID<j>供给RAM15在测试时的写入数据。

另一方面，如图15中所示，测试电路18的数据输入部18B由触发器FF<0>～FF<31>、选择器SL3<0>～SL3<31>和选择器SL4<0>～SL4<31>构成。

在选择器SL4<0>、SL4<4>、…、SL4<28>各自的“1”输入端接收测试数据SID<0>，在选择器SL4<1>、SL4<5>、…、SL4<29>各自的“1”输入端接收测试数据SID<1>，在选择器SL4<2>、SL4<6>、…、SL4<26>、SL4<30>各自的“1”输入端接收测试数据SID<2>，在选择器SL4<3>、SL4<7>、…、SL4<27>、SL4<31>各自的“1”输入端接收测试数据SID<3>。

在选择器SL4<31>的“0”输入端接收串行输入SIDI，在选择器SL4<0>～SL4<30>的“0”输入端接收触发器FF<1>～FF<31>的输出。将选择信号SELSID共同地输入到选择器SL4<0>～SL4<31>各自的控制输入端。

在选择器SL3<0>～SL3<31>各自的“0”输入端接收输入数据DIN<0>～DIN<31>，各自的“1”输入端与SL4<0>～SL4<31>的输出端连接，在各自的控制输入端共同地接收控制信号SMDI。而且，选择器SL3<0>～SL3<31>的输出端与触发器FF<0>～FF<31>的输入端连接。

将触发器FF<0>～FF<31>各自的输出供给数据输入端DI<0>～DI<31>，同时触发器FF<0>的输出成为串行输出SODI。再有，省略了触发器FF<0>～FF<31>的定时控制线等图示。

在这样的结构中，数据输入部18B在正常工作时(或用户逻辑的扫描测试中的数据的俘获工作时)，通过设定成{SMDI=0}，可将输入数据DIN<0>～DIN<31>通过触发器FF<0>～FF<31>供给RAM15的数据输入端DI<0>～DI<31>。再有，输入数据DIN<0>～DIN<31>是随机逻辑的输出结果。

此外，在移位工作时，设定成{SMDI=1,SELSID=1}，构成由从串行输入SIDI朝向串行输出SODO的触发器FF<31>～FF<0>形成的串联移位寄存器。

在RAM测试时，通过设定成{SMDI=1,SELSID=1}，使测试数据SID<j>对应于数据输入DI，将测试数据SID<j>通过FF传递给数据输入端DI，以便能进行图13中的输出数据DO(i=0～31)与预期值数据EXP<j>(j=0～3)的比较验证。即，通过测试数据SID<j>供给RAM15在测试时的写入数据。

由于图15中示出的数据输入部18B成为在输入数据DIN和触发器FF之间设置1个选择器SL4的结构，故与在输入数据DIN和触发器FF之间设置2个选择器SL2和SL2的数据输入部18A相比，能谋求缩短信号传播时间，故能缩短对于输入数据DIN触发器的建立(setup)时间，提高了其性能。

再有，为了进行故障检测率高的测试，希望图13的测试电路18考虑到RAM的结构来决定RAM的数据输出DO<0>～DO<4>与MSFF<0>～MSFF<7>的连接关系。以下，关于这一点举例来说明。

图16是示出半导体集成电路装置的存储单元阵列的一部分的布局图。如该图所示，按WL0～WL7的顺序设置字线WL，按BL0、BL2、BL0B、BL2B、BL1、BL3、BL1B、BL3B的顺序设置位线BL，使其与字线WL垂直地交叉。再有，下面要详细叙述，将位线BLi(i=0～3)和BLib成对地使用，共同连接到差分型的读出放大器上。

此外，在1条位线BL和1、2条字线WL在平面上交叉的同时，在图16的倾斜方向上形成多个有源区61，在与1条位线BL在平面上交叉的同时，与字线WL平行地形成多个存储节点62。

而且，各有源区61的中心区域通过位线接触点64与位线BL进行导电性连接，各有源区61的端部区域通过存储节点接触点63与存储节点62进行导电性连接。

1位的存储单元由选择晶体管和存储节点62(电容器的一个电极)构成。在有源区61内形成选择晶体管，将字线WL作为栅电极。多个有源区61的大部分中，在有源区61的内部形成2个选择晶体管，同时与2个存储节点62进行导电性连接，共有1个位线接触点64。

这样，位线接触点64与选择晶体管的一个电极区域和位线BL进行导电性连接，存储节点接触点62与选择晶体管的另一个电极区域和存储节点62进行导电性连接。

再有，为了在图16中识别各存储单元，附加了识别号码(对应于字线WLi、位线BLj(B)，WiBj的形式)。

图17是图16的平面结构的等效电路图。在DRAM中存在存储单元电容器的另一个电极(单元板电极)，但在图16中省略了其图示。在图17中用VC示出了单元板电极的电位。

如图17中所示可知，1个存储单元由存储单元电容器CO和选择晶体管ST构成，2个存储单元共有1个节点，与位线BL连接。

图18是示出包含图17中示出的那样的电路结构和读出放大器的高位存储单元阵列MA的结构的电路图。如该图中所示，将图17中示出的结构放大，通过字线WL0～WL255和位线对BL0、BL0B～BL63、BL63B及读出放大器SA0～SA61来构成存储单元阵列MA。位线对Bli、BLiB(i=0～63)共同连接到差分型读出放大器SAi上。

利用列选择信号CSL<0>来控制读出放大器SA0～SA3的激活/非激活，利用列选择信号CSL<1>来控制读出放大器SA4～SA7的激活/非激活，以下，同样地，利用列选择信号CSL<k>来控制读出放大器SA(4*k)～SA(4*k+3)(k=2～15)的激活/非激活。

读出放大器SA0、SA4、…、SA60的输出与局部输入输出线LIO0连接，读出放大器SA1、SA5、…、SA61的输出与局部输入输出线LIO1连接，读出放大器SA2、SA6、…、SA62的输出与局部输入输出线LIO2连接，读出放大器SA3、SA7、…、SA63的输出与局部输入输出线LIO3连接。

这样来配置多个存储单元MC，以便即使字线WL1～WL255中的任一条字线WL成为激活状态，也只与连接到读出放大器SAi的位线对BLi、BLiB中的一对连接。

例如，在激活字线WL1的情况下，位线BL0的存储单元MC的数据被读出，产生微小的电位变化，但在位线BL0B上由于未与存储单元MC连接，故电位不变化。因此，读出放大器SA0通过在激活状态时检测出位线对BL0、BL0B间的微小的电位差并进行放大，再输出到局部输入输出线LIO1，可进行读出工作。

这样，如果选择字线WLj(j=0～255中的任一个)，则将基于对应的存储单元MC的数据的电位差供给读出放大器SA0～SA63。

而且，利用列选择信号CSL<0>～CSL<15>中的一个列选择信号CSL<m>将变成激活状态的4个读出放大器SA(4*m)～SA(4*m+3)的放大输出供给局部输入输出线LIO0～LIO3中的局部输入输出端。

再有，读出放大器SAi具有在读出时检测·放大位线对BLi、BLiB的电位差的功能，同时也具有在写入时根据被输入的信号，将位线对BLi、BLiB中的一条定为“H”(高)，另一条定为“L”(低)的写入驱动器功能。

图19是示出具有多个图18中示出的存储单元阵列并包含外围电路(译码器及写入驱动器等)的高位DRAM的结构的电路图。

如该图所示，分别配置8个图18中示出的结构的存储单元阵列MA0～MA7。各存储单元阵列MAi(i=0～7)以图18的连接关系连接到局部输入输出线LIO0～局部输入输出线LIO3上(在图19中省略其图示)。

而且，各局部输入输出线LIO0～LIO3通过开关电路SWb连接到全局输入输出线GIO<i*4>～GIO<(i*4)+3>上。开关电路SWb全部接收块选择信号BSb，块选择信号BSb在指示激活状态时成为导通状态。

X译码器XDb接收块选择信号BSb和X地址XA<0∶7>(XA<0>～XA<7>)，在块选择信号BSb指示激活状态时，根据X地址XA<0∶7>选择WL<0∶255>(WL0～WL255)中的一条字线WL。

X译码器XDb、存储单元阵列MA0～MA7、LIO0～局部输入输出线LIO3和开关电路SWb构成1个存储单元阵列块MBb。实际上，存在多个存储单元阵列块MBb，但在图19中只示出1个存储单元阵列块MBb。

Y译码器YD根据Y地址YA<0∶3>(YA<0>～YA<7>)，使列选择信号CSL<0>～CSL<15>中的一个信号成为激活状态。

数据输入DI<0>～DI<31>分别通过写入驱动器WD连接到全局输入输出线GIO<0>～GIO<31>上，全局输入输出线GIO<0>～GIO<31>分别通过缓冲放大器BA作为数据输出DO<0>～DO<31>来输出。

通过写启动(enable)信号WE来控制全部写入驱动器WD的激活/非激活。

在块选择信号BSb指示激活状态时，X译码器XDb成为激活状态，通过开关电路SWb变成导通状态，来选择存储单元阵列块MBb。

其结果，在读出时(写启动信号WE指示非激活状态)，各存储单元阵列MAi的读出数据通过局部输入输出线(LIO0、LIO1、LIO2、LIO3)供给全局输入输出线(GIO<0>～GIO<31>)。由于在读出工作时写入驱动器WD是非激活状态，将从各存储单元阵列MAi读出的数据作为DRAM的数据输出DO<0>～DO<31>来输出。

另一方面，在写入工作时(写启动信号WE指示激活状态)，由于写入驱动器WD被激活，故从DRAM的数据输入DI<0>～DI<31>得到的数据通过全局输入输出线(GIO<0>～GIO<31>)和局部输入输出线(LIO0、LIO1、LIO2、LIO3)写入到各存储单元阵列Mai的存储单元中。

在该例中，同时进行对于图18中示出的结构的各存储单元阵列MAi内的4个存储单元的写入。为了对于在存储单元阵列MAi内被选择的4个存储单元写入任意的测试数据，有必要将测试电路设计成能对于这4个存储单元独立地写入数据。由于图14、图15中示出的数据输入部18A、18B能分别独立地输入测试数据SID<0>～SID<3>，故能相对于各存储单元阵列MAi内的4个存储单元独立地写入数据。

此外，有必要将测试电路设计成在测试数据的读出时(对应于写入数据)能设定任意的4个预期值。由于图13中示出的测试电路18能独立地输入预期值数据EXP<0>～EXP<3>，故能设定任意的4个预期值。

这样，在图13～图15中示出的实施例10的测试电路18(数据输入部18A、18B)能相对于存储单元阵列内的存储单元进行任意的测试数据的测试。

因而，由于实施例10的测试电路18的RAM的数据输出DO<0>～DO<31>与MSFF<0>～MSFF<7>的连接关系成为考虑到图16～图19中示出的RAM的结构的连接关系，故能对于图16～图19中示出的RAM进行有效的测试。

《实施例11》

图20和图21是示出作为本发明的实施例11的扫描触发器的结构的电路图。再有，图20示出了使用了1位输入用的比较器21的结构，图21示出了使用了多位输入用的比较器50的结构。

如图20所示，在“或”门37的一个输入端接收测试模式信号TM5，另一个输入端与选择器25的输出部Y连接。“与”门38的一个输入端与“或”门37的输出端连接，另一个输入端与比较器21的输出端连接。而且，“与”门38的输出端与D-FF27的D输入端连接。

S-FF8A与图10中示出的实施例8的S-FF6相比，除上述事项以外，省略了选择器26及其输入输出连接以及“与”门36及其输入输出连接，但其它结构与S-FF6相同。

在这样的结构中，如果将测试模式信号TM5定为“0”，则与将移位模式信号SM定为“1”的实施例8的S-FF6成为等效的结构。

如果将测试模式信号TM1定为“0”，比较控制信号CMP定为“0”，则成为移位工作模式，与定时信号T同步地将串行输入SI取入D-FF27中。

如果将测试模式信号TM1定为“1”，则成为使串行输入SI无效的测试模式(第2测试模式)，能进行与图43中示出的S-FF200同样的测试工作。另一方面，如果将测试模式信号TM1定为“0”，则成为使串行输入SI有效的测试模式(第1测试模式)。

另一方面，如果将测试模式信号TM5定为“1”，则成为不良观察模式，来自选择器25的输出部Y的输出变成无效，将作为比较器21的输出的比较结果数据原封不动地取入D-FF27中。

因而，如果在不良观察模式下在外部的测试装置中观察D-FF27的数据输出Q，则能容易地进行不良分析。此外，也可得到用于DRAM等大容量的RAM的冗余电路的切换(例如用激光装置来切断熔丝)所需要的失效位映像(fail bit map)信息。

实施例11的S-FF8A与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例11的半导体集成电路装置的测试电路。但是，图2和图3的测试模式信号TM对应于图20的测试模式信号TM1和TM5。

再者，即使实施例11的S-FF8A与图43中示出的现有的S-FF200比较，也具有能使其电路结构要素(2个逻辑门，1个选择器，1个D-FF)减少来实现的效果。

此外，由于实施例11的测试电路根据测试模式信号TM1的“1”/“0”，能切换容易进行不良分析的工作模式(TM1=“1”，第2测试模式)和能缩短测试时间的工作模式(TM1=“0”，第1测试模式)，故与实施例3的测试电路相同，可根据开发时和批量生产时的需要，进行适当的测试。

此外，实施例11的S-FF8A在使串行输入SI变得有效的测试模式时，由于在“与”门38上进行比较器21的比较结果与串行输入SI的“与”运算，并忽略D-FF27的数据输出Q，故具有本身不遗留“0”的故障信息的的特征。

图21的S-FF8B只是将比较器21替换为比较器50，其它的结构和工作与图20中输出的S-FF8A相同。

因而，如果将S-FF8B的测试模式信号TM5定为“1”，则可得到被压缩的失效位映像信息。

例如，在对于图19中示出的DRAM使用由S-FF8B构成的MSFF<0>～MSFF<7>构成图13中示出的测试电路18的情况下，将对应于1个CSL(i=0～15的任一个)的4位部分的故障信息压缩成1个的压缩故障信息作为MSFF<0>～MSFF<7>各自的D-FF27的数据输出Q显现出来，可用外部的测试装置来观察。处理该压缩故障信息(失效位映像信息)，例如由激光装置进行冗余电路的切换(熔丝的切断等)。

再有，也可使用LSI内部的微处理器来代替LSI外部的测试装置，也可使用电装置代替激光装置来进行冗余电路的切换。

《实施例12》

图22和图23是示出作为本发明的实施例12的扫描触发器的结构的电路图。再有，图22示出了使用了1位输入用的比较器21的结构，图23示出了使用了多位输入用的比较器50的结构。

如图22所示，在“或”门45的一个输入端接收测试模式信号TM5，在另一个输入端接收D-FF27的数据输出Q。“与”门46的一个输入端与“或”门45的输出端连接，另一个输入端与比较器21的输出端连接。而且，“与”门46的输出端与选择器25的“1”输入端连接，同时作为串行输出(数据)SO2输出。

S-FF9A与图10中示出的实施例8的S-FF6相比，除上述事项以外，省略了选择器26及其输入输出连接以及“与”门36及其输入输出连接，但其它结构与S-FF6相同。

在这样的结构S-FF9A中，也可使用串行输出SO和串行输出SO2的任一个作为串行输出。但是，在使用串行输出SO2的情况下，在移位工作时必须设定成{TM5=1,CMP=0}。

以下，说明S-FF9A的工作。如果设定成{TM5=0,TM1=1}，则成为使串行输入SI无效的测试模式(第2测试模式)，因为能进行与图43中示出的S-FF200同样的测试工作，故能容易地进行不良分析。

如果设定成{TM5=1,TM1=1}，则使串行输入SI和D-FF27的数据输出Q都成为无效，成为只将比较器21的输出即比较结果数据取入到D-FF27中的不良观察模式。在该模式下，与实施例11的S-FF9A相同，具有能得到失效位映像信息的效果。

如果设定成{TM5=0,TM1=0}，则将取入串行输入SI的D-FF27的数据输出Q(锁存数据)与比较结果数据的“与”运算结果作为串行输出SO2输出。因而，在使用了串行输出SO2作为串行输出的情况下，就设定成使串行输入SI有效的测试模式(第1测试模式)。另一方面，在使用了串行输出SO作为串行输出的情况下，成为移位模式，进行串行移位工作。

如果设定成{TM5=1,TM1=0}，则只将比较器21的输出作为串行输出SO2输出。因而，在使用了串行输出SO2作为串行输出的情况下，可将比较器21的输出作为下一级的扫描触发器的串行输入SI。另一方面，在使用了串行输出SO作为串行输出的情况下，成为移位模式，进行串行移位工作。

实施例12的S-FF9A与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例12的半导体集成电路装置的测试电路。但是，图2和图3的测试模式信号TM对应于图22的测试模式信号TM1和测试模式信号TM5。

再者，即使实施例12的S-FF9A与图43中示出的现有的S-FF200比较，也具有能使其电路结构要素(2个逻辑门，1个选择器，1个D-FF)减少来实现的效果。

此外，由于实施例12的测试电路根据将测试模式信号TM3定为“0”的测试模式信号TM1的“1”/“0”，能切换容易进行不良分析的工作模式(TM1=“1”，第2测试模式)和能缩短测试时间的工作模式(TM1=“0”，第1测试模式)，故与实施例3的测试电路相同，可根据开发时和批量生产时的需要，进行适当的测试。

图23的S-FF9B只是将比较器21替换为比较器50，其它的结构和工作与图22中输出的S-FF9A相同。

因而，如果将S-FF9B的测试模式信号TM5定为“1”，则与图21中示出的S-FF8B相同，可得到被压缩的失效位映像信息。

《实施例13》

图24是示出利用了实施例11或实施例12的扫描触发器S-FFSB或S-FF9B的实施例13的半导体集成电路装置的测试电路的结构的电路图。测试电路19对应于RAM15的数据输出DO<0>～DO<31>而设置。

如图24所示，测试电路19与测试电路18相同，将8个分别是S-FF8B或S-FF9B、即MSFF<0>～MSFF<7>串联连接起来，形成RAM测试用的扫描总线，同时附加了选择器SELP<0>、SELP<1>和触发器FFP<0>、FFP<1>。

MSFF<0>～MSFF<7>各自的数据输出Q<0>～Q<7>中，选择器SELP<0>接收数据输出Q<0>～Q<3>，选择器SELP<1>接收数据输出Q<4>～Q<7>，选择器SELP<0>和选择器SELP<1>共同接收选择控制信号ZA<1∶0>(ZA<0>、ZA<1>)。

选择器SELP<0>将数据输出Q<0>～Q<3>中选择控制信号ZA<1∶0>指示的一个输出输出到触发器FFP<0>上。选择器SELP<1>将数据输出Q<4>～Q<7>中的选择控制信号ZA<1∶0>指示的一个输出输出到触发器FFP<1>上。

触发器FFP<0>和FFP<1>分别与图中未示出的定时信号同步地取入选择器SELP<0>和选择器SELP<1>的输出，作为输出P<0>～P<1>输出。再有，其它的结构与图13中示出的测试电路18相同。

以下，说明收集测试电路19的失效位映像信息时的工作。

在收集失效位映像信息时，将MSFF<0>～MSFF<7>设定成不良观察模式，在该模式下，分别将比较器50的输出取入到D-FF27中(在图21的S-FF8B中，定为{TM5=1}，在图23的S-FF9B中，定为{TM5=1,TM1=1})。

在不良观察模式时，通过用外部的测试装置观察触发器FFP<0>、FFP<1>各自的输出P<0>～P<1>，来收集失效位映像信息。

在不良观察模式时，一般是适当地控制比较控制信号CMP(只在来自RAM15的读出工作时定为“1”)。此时，在读出期间以外，由于比较控制信号CMP成为“0”，将“1”锁存于D-FF27中，故不从输出P<0>和输出P<1>观察故障信息“0”。

此外，在不良观察模式时，也可将比较控制信号CMP固定于“1”。此时，有必要在测试装置中设置只在来自RAM15的读出期间观察输出P<0>和输出P<1>的所谓掩蔽功能。

在不良观察模式时进行的测试工作，实际上对于1个测试算法，一边使选择控制信号ZA<1∶0>变化，一边进行多次测试。

例如：如

(1)设定成{ZA<1>=0,ZA<0>=0}，进行RAM15的测试，

(2)设定成{ZA<1>=0,ZA<0>=1}，进行RAM15的测试，

(3)设定成{ZA<1>=1,ZA<0>=0}，进行RAM15的测试，

(4)设定成{ZA<1>=1,ZA<0>=1}，进行RAM15的测试，

那样，进行4次测试。

由此，可从输出P<0>和输出P<1>得到与图13中示出的测试电路18同等的失效位映像信息。

此外，通过附加选择器SELP<0>、SELP<1>和触发器FFP<0>、FFP<1>，并只将输出P<0>和输出P<1>作为失效位映像信息用的输出，由于测试电路19与测试电路18相比，可使与外部的测试装置连接的信号数从8减少为2，故可谋求测试成本的下降。

具体地说，可预计因测试装置的观察用的引脚数的减少而引起的价格降低，及因用1个测试装置可同时测试的RAM等集成电路的个数的增加引起的成本性能比的提高。

此外，由于附加了触发器FFP<0>、FFP<1>，故能以流水线方式进行故障信息的传递而对其进行处理，这样就可高速地进行不良观察测试。

再有，在图24中，示出了4输入端的选择器SELP<0>、SELP<1>，但也可使用其它的结构(8输入端、16输入端、…)的多输入端的选择器。

此外，对于输出P<0>和输出P<1>，也可再附加选择器来削减不良观察用的输出信号数。再者，对于所附加的选择器的输出也可附加流水线处理用的触发器FF。

《实施例14》

图25和图26是示出利用了图20或图22中示出的S-FF8A或S-FF9A的实施例14的半导体集成电路装置的测试电路20的结构的电路图。如这些图中所示，测试电路20对应于RAM15的数据输出DO<0>～DO<31>和数据输入DI<0>～DI<31>而设置。

如图25和图26所示，测试电路20具有将32个分别是S-FF8A或S-FF9A、即MSFF<0>～MSFF<31>串联连接起来而形成的RAM测试用的扫描总线。

SFF<0>～SFF<31>共同地接收移位模式信号SM、测试模式信号TM、预期值数据EXP<0>～EXP<3>、比较控制信号CMP和定时信号T。而且，接收数据输出DO<0>～DO<31>作为SFF<0>～SFF<31>各自的输入数据DO，各自的数据输出Q与选择器SL6<0>～SL6<31>的“0”输入端连接，各自的D输入端与数据输入DIX<0>～DIX<31>连接。再有，图25和图26的测试模式信号TM对应于测试模式信号TM1和测试模式信号TM5。

在选择器SL6<0>、SL6<4>、…、SL6<28>各自的“1”输入端接收测试数据SID<0>，在选择器SL6<1>、SL6<5>、…、SL6<29>各自的“1”输入端接收测试数据SID<1>，在选择器SL6<2>、SL6<6>、…、SL6<26>、SL6<30>各自的“1”输入端接收测试数据SID<2>，在选择器SL6<3>、SL6<7>、…、SL6<27>、SL6<31>各自的“1”输入端接收测试数据SID<3>。

在选择器SL6<0>～SL6<31>各自的控制输入端共同接收选择信号SELSID，各自的输出端与数据输入DI<0>～DI<31>连接。以上的结构与对应于RAM11的测试电路16基本上相同。

再者，测试电路20具有4输入端的“与”门AG0～AG7、选择器SELP<0>和SELP<1>以及触发器FFP<0>和FFP<1>。

“与”门AGi(i=0～7)接收SFF(4*i)～SFF(4*i+3)的串行输出SO(4*i)～SO(4*i+3)，输出作为“与”运算结果的“与”输出R(i)。

选择器SELP<0>将“与”输出R<0>～R<3>中选择控制信号ZA<1∶0>指示的一个输出输出到触发器FFP<0>上。选择器SELP<1>将“与”输出R<4>～R<7>中选择控制信号ZA<1∶0>指示的一个输出输出到触发器FFP<1>上。

触发器FFP<0>和FFP<1>分别与图中未示出的定时信号同步地取入选择器SELP<0>和选择器SELP<1>的输出，作为输出P<0>～P<1>输出。

在这样的结构中，“与”门AGi将对4个SFF的输出进行了“与”运算的结果输出到SELP<0>或SELP<1>上。例如，如果在RAM15的不良观察时在SFF<31>、SFF<30>、SFF<29>、SFF<28>的任一个中检测出故障，则由于对应的串行输出SO成为“0”，故“与”门AG7的输出R<7>成为“0”。

再有，“与”门AG0～AG7与SFF<0>～SFF<31>的连接，与实施例10的测试电路18相同，如图16～图19所示，希望考虑RAM的结构后来进行。

例如通过用外部的测试装置观察触发器FFP<0>、FFP<1>各自的输出P<0>及P<1>，来收集失效位映像信息。以该信息为基础，可由激光装置等进行冗余电路的切换。

以下，说明收集测试电路20的失效位映像信息时的工作。

在收集失效位映像信息时，将SFF<0>～SFF<31>设定成不良观察模式，在该模式下，分别将比较器21的输出取入到D-FF27中(在图20的S-FF8A中，定为{TM5=1}，在图22的S-FF9A中，定为{TM5=1，TM1=1})。

在不良观察模式时，通过用外部的测试装置观察触发器FFP<0>和FFP<1>各自的输出P<0>及输出P<1>，来收集失效位映像信息。

在不良观察模式时，与实施例13的测试电路19相同，也是适当地控制比较控制信号CMP，也可在不良观察时将比较控制信号CMP固定于“1”。

此外，在不良观察模式时进行的测试工作，与实施例13的测试电路19相同，实际上对于1个测试算法，一边使选择控制信号ZA<1∶0>变化，一边进行多次测试。

例如：如

(1)设定成{ZA<1>=0,ZA<0>=0}，进行RAM15的测试，

(2)设定成{ZA<1>=0,ZA<0>=1}，进行RAM15的测试，

(3)设定成{ZA<1>=1,ZA<0>=0}，进行RAM15的测试，

(4)设定成{ZA<1>=1,ZA<0>=1}，进行RAM15的测试，

那样，进行4次测试。

此外，通过附加“与”门AG0～AG7、选择器SELP<0>、SELP<1>和触发器FFP<0>、FFP<1>，并只将输出P<0>和输出P<1>作为失效位映像信息用的输出，由于测试电路20与测试电路18相比，可使与外部的测试装置连接的信号数从8减少为2，故可谋求测试成本的下降。

此外，由于附加了触发器FFP<0>、FFP<1>，故能以流水线方式进行故障信息的传递而对其进行处理，这样就可高速地进行不良观察模式。

再有，在图25和图26中，示出了4输入端的选择器SELP<0>、SELP<1>，但也可使用其它的结构(8输入端、16输入端、…)的多输入端的选择器。

《实施例15》

图27是示出作为本发明的实施例15的DRAM、SRAM等的半导体集成电路装置的测试电路中使用的扫描触发器101的结构的电路图。

如图27所示，比较器121由“同”门(EX-NOR gate)152和“或”门153构成，在“同”门152的一个输入端和另一个输入端接收输入数据DO和预期值数据EXP，“或”门153的一个输入端与“同”门152的输出端连接，在另一个输入端接收比较控制信号CMP。

在“或”门154的一个输入端接收串行输入SI，在另一个输入端接收测试模式信号TMSI。在“或”门155的一个输入端接收测试模式信号TMFB。

“与非”门156接收“或”门153～155的输出，进行3个“或”运算结果、即“或”门153～155的输出的“与非”运算处理，将其运算结果输出到倒相器168的输入端。

通过将上述的“与非”门156和“或”门153～155形成为一体，构成“或-与非”门131。因而，在比较器121和“或-与非”门131中共用“或”门153。而且，“或-与非”门131的输出与倒相器168的输入端连接。

在选择器26的“0”输入端接收输入数据D，其“1”输入端与倒相器168的输出端连接，在控制输入端接收移位模式信号SM2。而且，选择器26根据移位模式信号SM2的“1”/“0”，从输出部Y输出由“1”输入端/“0”输入端得到的信号。

D-FF27的D输入端与选择器26的输出部Y连接，在触发输入端T接收定时信号T，将由其Q输出部得到的信号作为数据输出Q和串行输出SO向外部输出，同时反馈到“或”门155的另一个输入端。

图28是示出“或-与非”门131的内部结构的电路图。如该图所示，在电源VDD、接地电平间串联连接PMOS晶体管QA1、QA0和传输门TF1～TF3。

再者，对于PMOS晶体管QA1、QA0，分别并联连接PMOS晶体管QB1、QB0和PMOS晶体管QC1、QC0。

将第1A输入INA1和第0A输入INA0分别输入到传输门TF1的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QA1和QA0的栅上。将第1B输入INB1和第0B输入INB0分别输入到传输门TF2的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QB1和QB0的栅上。将第1C输入INC1和第0C输入INC0分别输入到传输门TF3的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QC1和QC0的栅上。

通过这样来构成，可得到“或-与非”门131，该“或-与非”门131从输出OUT输出来自第1A输入INA1和第0A输入INA0、第1B输入INB1和第0B输入INB0和第1C输入INC1和第0C输入INC0的信号的“或-与非”运算结果。

再有，由于第1A输入INA1和第0A输入INA0、第1B输入INB1和第0B输入INB0或第1C输入INC1和第0C输入INC0在逻辑上是等效的，故都可作为“或”门153～155的任一个的输入来使用。

例如，可将第1B输入INB1和第0B输入INB0作为“或”门154的输入来使用，将串行输入SI输入到第1B输入INB1，将测试模式信号TMSI输入到第0B输入INB0，也可将第1C输入INC1和第0C输入INC0作为“或”门154的输入来使用，将串行输入SI输入到第1C输入INC1，将测试模式信号TMSI输入到第0C输入INC0。

此外，在将第1B输入INBI和第0B输入INB0作为”或”门154的输入来使用的情况下，也可将上述组合反过来，将测试模式信号TMSI输入到第1B输入INB1，将串行输入SI输入到第0B输入INB0。

在图27、图28示出的结构中，如果将移位模式信号SM2定为“0”，则成为正常(NORMAL(CAPTURE俘获))模式，与定时信号T同步地将输入数据D取入D-FF27中。再有，在不需要正常工作的情况下，如图27的虚线所示，也可除去选择器26，将倒相器168的输出直接连接到D-FF27的D输入端。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“1”，测试模式信号TMFB定为“0”，比较控制信号CMPL定为“1”，则成为维持(HOLD)模式，由于强制性地将“或”门153和154的输出变成“1”，故通过将D-FF27的Q输出原封不动地反馈到D输入，来保存D-27的内容。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“0”，测试模式信号TMFB定为“1”，比较控制信号CMPL定为“1”，则成为移位工作(SHIFT)模式，由于强制性地将“或”门153和155的输出变成“1”，故与定时信号T同步地将串行输入SI取入D-FF27中。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“0”，测试模式信号TMFB定为“0”，则成为第1测试(TEST1)模式。在第1测试模式时，如果将比较控制信号CMPL定为“1”，则变成测试无效状态，比较器121的输出强制性地变成“1”。因而，通过“或-与非”门131和倒相器168将串行输入SI和D-FF27的Q输出的“与”运算结果反馈到D-FF27的D输入端。

在第1测试模式时，如果将比较控制信号CMPL定为“0”，则变成测试有效状态，比较输入数据D与预期值数据EXP，在两者一致的情况下，由于“同”门152的输出即比较结果数据成为“1”，比较器121的输出成为“1”，将串行输入SI和D-FF27的Q输出的“与”运算结果反馈到D-FF27的D输入端。另一方面，在两者不一致的情况下，由于“同”门152的输出成为“0”，比较结果数据成为“0”，故将“0”强制性地锁存于D-FF27中。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“1”，测试模式信号TMFB定为“0”，则成为第2测试(TEST2)模式。在第2测试模式时，与图43中示出的现有的S-FF200相同，能进行不传播串行输出SO的测试工作。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“0”，测试模式信号TMFB定为“1”，则成为第3测试(TEST3)模式。在第3测试模式时，如果将比较控制信号CMPL定为“1”，则变成测试无效状态，比较器121的输出强制性地变成“1”。因而，通过“或-与非”门131和倒相器168将串行输入SI反馈到D-FF27的D输入端。

在第3测试模式时，如果将比较控制信号CMPL定为“0”，则变成测试有效状态，比较输入数据D与预期值数据EXP，在两者一致的情况下，由于“同”门152的输出即比较结果数据成为“1”，比较器121的输出成为“1”，将串行输入SI反馈到D-FF27的D输入端。另一方面，在两者不一致的情况下，由于“同”门152的输出成为“0”，比较结果数据成为“0”，故将“0”强制性地锁存于D-FF27中。

即，在第3测试模式时，将作为故障信息的“0”作为串行输出SO输出后，在S-FF101内不遗留故障信息。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，比较控制信号CMPL定为“1”，则成为置位(SET1)模式，在置位模式时，能在D-FF27中置位“1”。

通过用置位模式将“1”写入D-FF27中，在与RAM的输出连接的随机逻辑的扫描测试中也产生优点。

在随机逻辑的扫描测试时，在现有的RAM用的的测试电路中存在以下那样的问题。

在现有的RAM用的的测试电路中，在正常模式(SM=0)的正常工作时取入RAM的输出数据。在未对RAM进行初始化的情况下，因为取入了不定值(X)，故有必要在移出时将其忽略(Dont care)。此外，在进行随机逻辑的自测试的情况下，必须有用于忽略上述不定值X的电路，存在自测试的控制电路变得复杂的问题。

如果能进行RAM的初始化，则可解决该问题，但必须有初始化的测试图形，存在随机逻辑的扫描测试变得复杂的问题及自测试的控制电路变得复杂的问题。

但是，在实施例15的测试电路中，由于只通过设定成置位模式，就能在内部的D-FF27内写入“1”，故能可靠地取入“1”来代替不定值X。其结果，可解决上述问题，可使随机逻辑的测试变得容易，可使自测试的控制电路变得简单。

<测试电路>

在这样的结构的S-FF101中，与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例15的半导体集成电路装置的测试电路。但是，在图2和图3与图27的关系中，测试模式信号TM对应于测试模式信号TMSI和测试模式信号TMFB，移位模式信号SM对应于移位模式信号SM2，比较控制信号CMP对应于比较控制信号CMPL。

因而，由于实施例15的测试电路在第1或第3测试模式时，使指示故障的“0”在由SFF<0>～SFF<4>构成的扫描总线上顺序地移位传播，故能迅速地检测出RAM11的不良，故与以往相比，可在短时间内进行不合格品的检测，可缩短测试时间。

而且，能在第1测试模式时在本身遗留指示故障的“0”，在第3测试模式时不在本身遗留指示故障的“0”。

另外，实施例15的测试电路通过设定成第2测试模式，由于也能将“0”只锁存于对应于产生了不良情况的数据输出DO的SFF中，故可根据开发时和批量生产时的需要，在第1～第3测试模式中的适当的测试模式下进行测试。

此外，通过设定成置位模式，也可直接将“1”写入S-FF101的D-FF27中。

此外，通过用“或-与非”门131同时地对比较器121的比较结果、分别基于串行输入SI和D-FF27的Q输出的“或”运算结果进行“与非”运算处理，可谋求提高作为故障信息的“0”的检测速度。

此外，由于“或-与非”门131如图28所示能用较少的数目的晶体管来构成，故与个别地形成“或”门和“与非”门、或将选择器及其它逻辑门组合起来实现同等的逻辑功能的电路相比，成为简单的电路结构。因而，可谋求大幅度地缩小S-FF101的整体的电路结构。

再有，如图8所示，通过将实施例15的测试电路与冗余电路14连接，当然也可控制冗余电路14。

<控制信号发生电路>

图29是示出实施例15的控制信号发生电路111的结构的电路图。

如该图所示，倒相器141接收测试模式信号TM1。倒相器141的输出成为测试模式信号TMFB。

“与”门142在一个输入端接收移位模式信号SM，在另一个输入端接收倒相器141的输出。“或非”门143在一个输入端接收串行传播模式信号ANDSI，在另一个输入端接收“与”门142的输出。而且，“或非”门143的输出成为测试模式信号TMSI。

原封不动地输出预期值数据EXP，同时成为“或”门145的第1输入。比较控制信号CMP通过倒相器144被反转(/CMP)，作为比较控制信号CMPL被输出，同时成为“或”门145的第2输入。

“或”门145在第3输入端接收移位模式信号SM，进行从第1～第3输入端得到的信号的“或”运算，输出移位模式信号SM2。

表1是对于每个模式示出控制信号发生电路111的输入信号组(SM、EXP、CMP、TM1、ANDSI)与输出信号组(TMSI、TMFB、CMPL、SM2、EXP)的关系的真值表。以下，参照表1，说明由控制信号发生电路111的输入信号组产生的模式设定。

【表1】Table 1

模式	SM	EXP	CMP	TM1	ANDSI	TMSI	TMFB	CMPL	SM2
模式	SM	EXP	CMP	TM1	ANDSI	TMSI	TMFB	CMPL	SM2	正常(俘获)	0	0	0	0	0	1	1	1	0
维持	1	×	0	1	0	1	0	1	1	正常(俘获)	0	0	0	0	0	1	1	1	0
维持	1	×	0	1	0	1	0	1	1	移位	1	×	0	0	0	0	1	1	1
测试1	1	EXP	CMP	1	1	0	0	CMP	1	移位	1	×	0	0	0	0	1	1	1
测试1	1	EXP	CMP	1	1	0	0	CMP	1	测试2	1	EXP	CMP	1	0	1	0	CMP	1
测试3	1	EXP	CMP	0	1	0	1	CMP	1	测试2	1	EXP	CMP	1	0	1	0	CMP	1
测试3	1	EXP	CMP	0	1	0	1	CMP	1	置位1	0	1	0	0	0	1	1	1	1

正常(NORMAL)模式通过将移位模式信号SM设定为“0”、将预期值数据EXP设定为“0”、将比较控制信号CMP设定为“0”、将测试模式信号TM1设定为“0”、将串行传播模式信号ANDSI设定为“0”来实现。

维持(HOLD)模式通过将移位模式信号SM设定为“1”、将比较控制信号CMP设定为“0”、将测试模式信号TM1设定为“1”、将串行传播模式信号ANDSI设定为“0”来实现。

移位(SHIFT)模式通过将移位模式信号SM设定为“1”、将比较控制信号CMP设定为“0”、将测试模式信号TM1设定为“0”、将串行传播模式信号ANDSI设定为“0”来实现。

第1测试模式通过将移位模式信号SM设定为“1”、将测试模式信号TM1设定为“1”、将串行传播模式信号ANDSI设定为“1”来实现。

第2测试模式通过将移位模式信号SM设定为“1”、将测试模式信号TM1设定为“1”、将串行传播模式信号ANDSI设定为“0”来实现。

第3测试模式通过将移位模式信号SM设定为“1”、将测试模式信号TM1设定为“0”、将串行传播模式信号ANDSI设定为“1”来实现。

置位模式通过将移位模式信号SM设定为“0”、将预期值数据EXP设定为“1”、将比较控制信号CMP设定为“0”、将测试模式信号TM1设定为“0”、将串行传播模式信号ANDSI设定为“0”来实现。

通过在半导体集成电路装置的输入引脚和实施例15的测试电路之间设置这样的结构的控制信号发生电路111，可与现有的带有测试功能的RAM合在一起。即，如果将串行传播模式信号ANDSI定为“0”，则由于其它的输入信号组(SM、TM1、EXP、CMP、T)成为与图44中示出的现有的带有测试功能的RAM用的测试电路的输入信号组完全相同的信号组，故可与现有结构的测试电路共用除串行传播模式信号ANDSI以外的输入引脚。

《实施例16》

图30是示出作为本发明的实施例16的DRAM、SRAM等的半导体集成电路装置的测试电路中使用的扫描触发器102的结构的电路图。

如该图中所示，比较器122由“同”门157～160、“与”门161和“或”门153构成。

在“同”门157～160的各自的一个输入端接收输入数据DO<0>～DO<3>，在各自的另一个输入端接收预期值数据EXP<0>～EXP<3>。而且，4输入端的“与”门161与“同”门157～160的输出端连接，“或”门153的一个输入端与“与”门161的输出端连接，在另一个输入端接收比较控制信号CMPL。

“或”门154在一个输入端接收串行输入SI，在另一个输入端接收测试模式信号TMSI。“或”门155在一个输入端接收测试模式信号TMFB。

通过将上述的“与非”门156和“或”门153～155形成为一体，构成“或-与非”门132。因而，在比较器122和“或-与非”门132中共用“或”门153。再有，由于其它的结构与图27中示出的S-FF101相同，故省略其说明。此外，“或-与非”门132的内部结构与图28中示出的结构相同。

这样的结构的S-FF102与实施例15的S-FF101相同，可在正常模式、维持模式、移位模式、第1～第3测试模式以及置位模式下进行工作。因而，实施例16的S-FF102与实施例15的S-FF101起到同样的效果。

<测试电路>

在这样的结构的S-FF102中，与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例16的半导体集成电路装置的测试电路。但是，在图2和图3与图30的关系中，测试模式信号TM对应于测试模式信号TMSI和测试模式信号TMFB，移位模式信号SM对应于移位模式信号SM2，比较控制信号CMP对应于比较控制信号CMPL。

因而，实施例16的测试电路可根据开发时和批量生产时的需要，在第1～第3测试模式中的适当的测试模式下进行测试。此外，通过设定成置位模式，也可直接将“1”写入S-FF102的D-FF27中。

此外，通过用“或-与非”门132同时地对比较器122的比较结果、分别基于串行输入SI和D-FF27的Q输出的“或”运算结果进行“与非”运算处理，可谋求提高作为故障信息的“0”的检测速度。

此外，由于“或-与非”门132如图31所示能用较少的数目的晶体管来构成，故与实施例15相同，与通过将选择器及其它逻辑门的组合来构成相比，成为简单的电路结构。因而，可谋求大幅度地缩小S-FF102的整体的电路结构。

另外，实施例16的S-FF102能一并地进行4位的比较。因而，在构成测试电路内的扫描总线的情况下，与使用内装了比较器121的S-FF101的情况相比，只设置四分之一的数目的S-FF102即可。

再有，通过将实施例16的测试电路与冗余电路14连接，当然也可控制冗余电路14。

<控制信号发生电路>

图31是示出实施例16的控制信号发生电路112的结构的电路图。

在原封不动地输出预期值数据EXP<0>的同时，成为“或”门145的第1输入，除此以外，与图29中示出的实施例15的控制信号发生电路111相同。

表2是对于每个模式示出控制信号发生电路112的输入信号组(SM、EXP<0>～EXP<3>、CMP、TM1、ANDSI)与输出信号组(TMSI、TMFB、CMPL、SM2、EXP<0>～EXP<3>)的关系的真值表。以下，参照表2，说明由控制信号发生电路112的输入信号组产生的模式设定。

【表2】Table 2

模式	SM	EXP<0>	EXP<1>	EXP<2>	EXP<3>	CMP	TM1	ANDSI	TMSI	TMFB	CMPL	SM2
模式	SM	EXP<0>	EXP<1>	EXP<2>	EXP<3>	CMP	TM1	ANDSI	TMSI	TMFB	CMPL	SM2	正常(俘获)	0	0	×	×	×	0	0	0	1	1	1	0
维持	1	×	×	×	×	0	1	0	1	0	1	1	正常(俘获)	0	0	×	×	×	0	0	0	1	1	1	0
维持	1	×	×	×	×	0	1	0	1	0	1	1	移位	1	×	×	×	×	0	0	0	0	1	1	1
测试1	1	EXP0	EXP1	EXP2	EXP3	CMP	1	1	0	0	CMP	1	移位	1	×	×	×	×	0	0	0	0	1	1	1
测试1	1	EXP0	EXP1	EXP2	EXP3	CMP	1	1	0	0	CMP	1	测试2	1	EXP0	EXP1	EXP2	EXP3	CMP	1	0	1	0	CMP	1
测试3	1	EXP0	EXP1	EXP2	EXP3	CMP	0	1	0	1	CMP	1	测试2	1	EXP0	EXP1	EXP2	EXP3	CMP	1	0	1	0	CMP	1
测试3	1	EXP0	EXP1	EXP2	EXP3	CMP	0	1	0	1	CMP	1	置位1	0	1	×	×	×	0	0	0	1	1	1	1

正常(NORMAL)模式通过将移位模式信号SM设定为“0”、将预期值数据EXP<0>设定为“0”、将比较控制信号CMP设定为“0”、将测试模式信号TM1设定为“0”、将串行传播模式信号ANDSI设定为“0”来实现。

第3测试模式通过将移位模式信号SM设定为“1”、将测试模式信号TM1设定为“0”、将串行传播模式信号ANDSI设定为“1”来实现。置位模式通过将移位模式信号SM设定为“0”、将预期值数据EXP<0>设定为“1”、将比较控制信号CMP设定为“0”、将测试模式信号TM1设定为“0”、将串行传播模式信号ANDSI设定为“0”来实现。

通过在半导体集成电路装置的输入引脚和实施例16的测试电路之间设置这样的结构的控制信号发生电路112，可与图13中示出的那样的结构的多输入端的带有测试功能的RAM合在一起。即，如果将串行传播模式信号ANDSI定为“0”，则由于其它的输入信号组(SM、TM1、EXP、CMP、T(图13中未图示))成为与多输入端的带有测试功能的RAM用的测试电路的输入信号组完全相同的信号组，故可与现有结构的测试电路共用除串行传播模式信号ANDSI以外的输入引脚。

《实施例17》

图32是示出作为本发明的实施例17的DRAM、SRAM等的半导体集成电路装置的测试电路中使用的扫描触发器103的结构的电路图。

如该图中所示，比较器123由倒相器162、“或”门163和164构成，倒相器162接收输入数据DO，在“或”门163的一个输入端和另一个输入端接收比较控制信号CMP1L和输入数据DO，在“或”门164的一个输入端接收比较控制信号CMP0L，另一个输入端与倒相器162的输出连接。

“或”门165在一个输入端接收串行输入SI，在另一个输入端接收测试模式信号TMSI。“或”门166在一个输入端接收测试模式信号TMFB，在另一个输入端接收来自D-FF27的Q输出。

“与非”门167接收“或”门163～166的输出，进行4个“或”运算结果、即“或”门163～166的输出的“与非”运算处理，将其运算结果输出到倒相器168的输入端。

通过将上述的“与非”门167和“或”门163～166形成为一体，构成“或-与非”门133。因而，在比较器123和“或-与非”门133中共用“或”门163、164。而且，“或-与非”门133的输出与倒相器168的输入端连接。再有，其它的结构与图27中示出的实施例15的S-FF101相同。

图33是示出“或-与非”门133的内部结构的电路图。如该图所示，在电源VDD、接地电平间串联连接PMOS晶体管QA1、QA0和传输门TF1～TF4。

再者，对于PMOS晶体管QA1、QA0，分别并联连接PMOS晶体管QB1、QB0、PMOS晶体管QC1、QC0和PMOS晶体管QD1、QD0。

将第1A输入INA1和第0A输入INA0分别输入到传输门TF1的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QA1和QA0的栅上。将第1B输入INB1和第0B输入INB0分别输入到传输门TF2的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QB1和QB0的栅上。将第1C输入INC1和第0C输入INC0分别输入到传输门TF3的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QC1和QC0的栅上。将第1D输入IND1和第0D输入IND0分别输入到传输门TF4的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QD1和QD0的栅上。

通过这样来构成，可得到“或-与非”门133，该“或-与非”门133从输出OUT输出来自第1A输入INA1和第0A输入INA0、第1B输入INB1和第0B输入INB0、第1C输入INC1和第0C输入INC0以及第1D输入IND1和第0D输入IND0的信号的“或-与非”运算结果。

再有，由于第1A输入INA1和第0A输入INA0、第1B输入INB1和第0B输入INB0、第1C输入INC1和第0C输入INC0或第1D输入IND1和第0D输入IND0在逻辑上是等效的，故都可作为“或”门163～166的任一个的输入来使用。

例如，可将第1B输入INB1和第0B输入INB0作为“或”门165的输入来使用，将串行输入SI输入到第1B输入INB1，将测试模式信号TMSI输入到第0B输入INB0，也可将第1C输入INC1和第0C输入INC0作为”或”门165的输入来使用，将串行输入SI输入到第1C输入INC1，将测试模式信号TMSI输入到第0C输入INC0。

此外，在将第1B输入INB1和第0B输入INB0作为“或”门165的输入来使用的情况下，也可将上述组合反过来，将测试模式信号TMSI输入到第1B输入INB1，将串行输入SI输入到第0B输入INB0。

在图32、图33示出的结构中，如果将移位模式信号SM2定为“0”，则成为正常(NORMAL(CAPTURE俘获))模式，与定时信号T同步地将输入数据D取入D-FF27中。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“1”，测试模式信号TMFB定为“0”，比较控制信号CMP0L和比较控制信号CMP1L定为“1”，则成为维持(HOLD)模式，由于强制性地将“或”门163～165的输出变成“1”，故通过将D-FF27的Q输出原封不动地反馈到D输入，来保存D-27的内容。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“0”，测试模式信号TMFB定为“1”，比较控制信号CMP0L和比较控制信号CMP1L定为“1”，则成为移位工作(SHIFT)模式，由于强制性地将“或”门163、164和166的输出变成“1”，故与定时信号T同步地将串行输入SI取入D-FF27中。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“0”，测试模式信号TMFB定为“0”，根据预期值数据EXP将比较控制信号CMP1L和比较控制信号CMP0L中的一个定为“0”、另一个定为“1”，则成为第1测试(TEST1)模式。在第1测试模式时，如果将比较控制信号CMP1L定为“0”(CMP0L=“1”)，则通过“或”门163输入数据DO是“1”的情况下，进行看作故障的测试(“1”故障测试)。此时，将串行输入SI、D-FF27的Q输出和“或”门163的输出的“与”运算结果反馈到D-FF27的D输入端。再有，所谓“1”故障测试，成为实施例15的S-FF101的第1(～第3)测试模式工作时的比较控制信号CMPL=“0”、预期值数据EXP=“0”时的测试。

在第1测试模式时，如果将比较控制信号CMP0L定为“0”(CMP1L=“1”)，则通过“或”门164输入数据DO是“0”的情况下，进行看作故障的测试(“0”故障测试)。此时，将串行输入SI、D-FF27的Q输出和“或”门164的输出的“与”运算结果反馈到D-FF27的D输入端。再有，所谓“0”故障测试，成为实施例15的S-FF101的第1(～第3)测试模式工作时的比较控制信号CMPL=“0”、预期值数据EXP=“1”时的测试。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“1”，测试模式信号TMFB定为“0”，则成为第2测试(TEST2)模式。在第2测试模式时，能进行不传播串行输出SO的测试(“0”故障测试或“1”故障测试)工作。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“0”，测试模式信号TMFB定为“1”，则成为第3测试(TEST3)模式。在第3测试模式时，将作为故障信息的“0”作为串行输出SO输出后，可进行在S-FF103内不遗留故障信息的测试(“0”故障测试或“1”故障测试)工作。

如果将移位模式信号SM2定为“1”，测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，比较控制信号CMP0L和比较控制信号CMP1L定为“1”，则成为置位(SET1)模式，在置位模式时，能在D-FF27中置位“1”。

通过用置位模式将“1”写入D-FF27中，与RAM的输出连接的随机逻辑的扫描测试等与实施例15同样地变得容易。

此外，除了在“或-与非”门133中被共用的“或”门163、164外，只用倒相器162来构成比较器123。因而，与如实施例15的比较器121那样使用了“同”门的情况相比，可大幅度简化电路结构。

<测试电路>

在这样的结构的S-FF103中，与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例17的半导体集成电路装置的测试电路。但是，在图2和图3与图32的关系中，测试模式信号TM对应于测试模式信号TMSI和测试模式信号TMFB，移位模式信号SM对应于移位模式信号SM2，比较控制信号CMP和预期值数据EXP对应于比较控制信号CMP0L和比较控制信号CMP1L。

因而，实施例17的测试电路可进行与实施例15的测试电路等效的工作，起到与实施例15同样的效果。

再有，通过将实施例17的测试电路如图8所示那样与冗余电路14连接，当然也可控制冗余电路14。

<控制信号发生电路>

图34是示出实施例17的控制信号发生电路113的结构的电路图。

如该图中所示，预期值数据EXP成为倒相器146的输入。“与非”门147的一个输入端与倒相器146的输出端连接，另一个输入端接收比较控制信号CMP。而且，“与非”门147的输出成为比较控制信号CMP0L。

“与非”门148的一个输入端接收预期值数据EXP，另一个输入端接收比较控制信号CMP。而且，“与非”门148的输出成为比较控制信号CMP1L。

“或”门149在第1输入端接收预期值数据EXP，在第2输入端接收比较控制信号CMP，在第3输入端接收移位模式信号SM。而且，“或”门149的输出成为移位模式信号SM2。再有，其它的结构与图29中示出的实施例15的控制信号发生电路111相同。

表3是对于每个模式示出控制信号发生电路113的输入信号组(SM、EXP

、CMP、TM1、ANDSI)与输出信号组(TMSI、TMFB、CMOPL、CM1PL、SM2)的关系的真值表。以下，参照表3，说明由控制信号发生电路113的输入信号组产生的模式设定。

【表3】Table 3

通过在半导体集成电路装置的输入引脚和实施例17的测试电路之间设置这样的结构的控制信号发生电路113，可与现有的带有测试功能的RAM合在一起。即，如果将串行传播模式信号ANDSI定为“0”，则由于其它的输入信号组(SM、TM1、EXP、CMP、T)成为与图44中示出的现有的带有测试功能的RAM用的测试电路的输入信号组完全相同的信号组，故可与现有结构的测试电路共用除串行传播模式信号ANDSI以外的输入引脚。

《实施例18》

图35是示出作为本发明的实施例18的DRAM、SRAM等的半导体集成电路装置的测试电路中使用的扫描触发器104的结构的电路图。

如图35中所示，从图32中示出的S-FF103中除去选择器26和选择器26控制用的移位模式信号SM2的输入，将倒相器168的输出直接连接到D-FF27的D输入端。此外，“或”门163在另一个输入端取入输入数据D0或输入数据D。再有，其它的结构与S-FF103相同。

在这样的结构中，如果将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，将比较控制信号CMP0L和比较控制信号CMP1L中的一个定为“1”，另一个定为“0”，则成为正常(NORMAL(CAPTURE俘获))模式。

在正常模式时，如果将比较控制信号CMP1L定为“0”(CMP0L=“1”)，则将作为“或”门163的另一个输入得到的输入数据D与定时信号T同步地取入到D-FF27中，如果将比较控制信号CMP0L定为“0”(CMP1L=“1”)，则将作为“或”门164的另一个输入得到的输入数据D的反转值与定时信号T同步地取入到D-FF27中。

这样，在正常模式时，可根据比较控制信号CMP0L和CMP1L，将输入数据D的非反转值和反转值中的一个值有选择地取入到D-FF27中。

如果将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“0”，比较控制信号CMP0L和CMP1L定为“1”，则成为维持(HOLD)模式，由于”或”门163～165的输出强制性地变成“1”，故通过将D-FF27的Q输出原封不动地反馈到D输入，来保存D-FF27的内容。

如果将测试模式信号TMSI定为“0”，测试模式信号TMFB定为“1”，比较控制信号CMPOL和比较控制信号CMP1L定为“1”，则成为移位工作(SHIFT)模式，由于“或”门163、164和166的输出强制性地变成“1”，故与定时信号T同步地将串行输入SI取入D-FF27中。

如果将测试模式信号TMSI定为“0”，测试模式信号TMFB定为“0”，根据预期值数据EXP将比较控制信号CMP1L和比较控制信号CMP0L中的一个定为“0”、另一个定为“1”，则成为第1测试(TEST1)模式。在第1测试模式时，如果将比较控制信号CMP1L定为“0”(CMP0L=“1”)，则进行“1”故障测试。如果将比较控制信号CMP0L定为“0”(CMP1L=“1”)，则进行“0”故障测试。

如果将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“0”，则成为第2测试(TEST2)模式。在第2测试模式时，能进行不传播串行输出SO的测试(“0”故障测试或“1”故障测试)工作。

如果将测试模式信号TMSI定为“0”，测试模式信号TMFB定为“1”，则成为第3测试(TEST3)模式。在第3测试模式时，将作为故障信息的“0”作为串行输出SO输出后，可进行在S-FF103内不遗留故障信息的测试(“0”故障测试或“1”故障测试)工作。

如果将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，比较控制信号CMP0L和比较控制信号CMP1L定为“1”，则成为置位(SET1)模式，在置位模式时，能在D-FF27中置位“1”。

由于比较器123如实施例15的比较器121那样，不使用“同”门来构成，故可使电路结构变得简单。

另外，实施例18的S-FF104与实施例17的S-FF103相比，省略了选择器26，可谋求电路结构的进一步简化。

<测试电路>

在这样的结构的S-FF104中，与实施例1的S-FF1相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例18的半导体集成电路装置的测试电路。但是，在图2和图3与图35的关系中，测试模式信号TM对应于测试模式信号TMSI和TMFB，比较控制信号CMP和预期值数据EXP对应于比较控制信号CMP0L和比较控制信号CMP1L。

因而，实施例18的测试电路可进行与实施例15的测试电路等效的工作，起到与实施例15～17同样的效果。

再有，通过将实施例18的测试电路如图8所示那样与冗余电路14连接，当然也可控制冗余电路14。

<控制信号发生电路>

图36是示出实施例18的控制信号发生电路114的结构的电路图。如该图中所示，“与非”门150的一个输入端与“与非”门148的输出端连接，另一个输入端与“或”门149输出端连接。而且，也可用“或-与非”门构成“或”门149和“与非”门150。

“与非”门150的输出通过倒相器151作为比较控制信号CMP1L输出。再有，其它的结构与图34中示出的实施例17的控制信号发生电路113相同。

表4是对于每个模式示出控制信号发生电路114的输入信号组(SM、EXP、CMP、TM1、ANDSI)与输出信号组(TMSI、TMFB、CMP0L、CMP1L)的关系的真值表。以下，参照表4，说明由控制信号发生电路114的输入信号组产生的模式设定。

【表4】Table 4

通过在半导体集成电路装置的输入引脚和实施例18的测试电路之间设置这样的结构的控制信号发生电路114，可与现有的带有测试功能的RAM合在一起。即，如果将串行传播模式信号ANDSI定为“0”，则由于其它的输入信号组(SM、TM1、EXP、CMP、T)成为与图44中示出的现有的带有测试功能的RAM用的测试电路的输入信号组完全相同的信号组，故可与现有结构的测试电路共用除串行传播模式信号ANDSI以外的输入引脚。

《实施例19》

图37是示出作为本发明的实施例19的DRAM、SRAM等的半导体集成电路装置的测试电路中使用的扫描触发器105的结构的电路图。

如图37中所示，比较器124由倒相器162、“或”门163和164构成，倒相器162接收输入数据D或输入数据DO，在“或”门163的一个输入端和另一个输入端接收比较控制信号CMP1L，在另一个输入端接收输入数据D或输入数据DO，在“或”门164的一个输入端接收比较控制信号CMP0L，另一个输入端与倒相器162的输出连接。

“或”门170在一个输入端接收串行输入SI，在另一个输入端接收测试模式信号TMSI。“或”门171在一个输入端接收测试模式信号TMFB，在另一个输入端接收来自D-FF27的Q输出。

“与非”门172接收“或”门170、171的输出，进行2个“或”运算结果、即“或”门170、171的输出的“与非”运算，将其运算结果供给倒相器173的输入端。

通过将上述的“与非”门172和“或”门170、171形成为一体，构成“或-与非”门134。

“与非”门169接收“或”门163、164和倒相器173的输出，进行“或”门163、164和倒相器173的输出的“与非”运算处理，将其运算结果供给倒相器168的输入端。

通过将上述的“与非”门169和“或”门163、164形成为一体，构成带有第3输入的“或-与非”门135。因而，在比较器124和“或-与非”门135中共用“或”门163、164。而且，“或-与非”门135的输出与倒相器168的输入端连接。其它的结构与图35中示出的实施例18的S-FF104相同。

这样的结构的实施例19的S-FF105与实施例18的S-FF104完全相同，将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，根据比较控制信号CMP0L和比较控制信号CMP1L，可进行正常模式、维持模式、移位模式、第1～第3测试模式和置位模式下的工作，起到与实施例18的S-FF104同样的效果。

图38是示出“或-与非”门134的内部结构的电路图。如该图所示，在电源VDD、接地电平间串联连接PMOS晶体管QA1、QA0和传输门TF1、TF2。

再者，对于PMOS晶体管QA1、QA0，分别并联连接PMOS晶体管QB1、QB0。

将第1A输入INA1和第0A输入INA0分别输入到传输门TF1的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QA1和QA0的栅上。将第1B输入INB1和第0B输入INB0分别输入到传输门TF2的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QB1和QB0的栅上。

通过这样来构成，可得到“或-与非”门134，该“或-与非”门134从输出OUT输出来自第1A输入INA1和第0A输入INA0以及第1B输入INB1和第0B输入INB0的信号的“或-与非”运算结果。

图39是示出“或-与非”门135的内部结构的电路图。如该图所示，在电源VDD、接地电平间串联连接PMOS晶体管QA1、QA0、传输门TF1、TF2和NMOS晶体管QN1。

再者，对于PMOS晶体管QA1、QA0，分别并联连接PMOS晶体管QB1、QB0和PMOS晶体管QP1。

将第1A输入INA1和第0A输入INA0分别输入到传输门TF1的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QA1和QA0的栅上。将第1B输入INB1和第0B输入INB0分别输入到传输门TF2的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QB1和QB0的栅上。将第3输入INC输入到NMOS晶体管QN1的栅上，同时输入到PMOS晶体管QP1的栅上。

通过这样来构成，可得到“或-与非”门135，该“或-与非”门135从输出OUT输出来自第1A输入INA1和第0A输入INA0以及第1B输入INB1和第0B输入INB0的信号的“或”运算结果与来自第3输入INC的信号的“与非”运算结果。

上述结构的S-FF105在正常模式时，由于将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，故倒相器173的输出固定于“1”。

因而，在正常模式时，根据“或-与非”门135的运算处理时间来决定S-FF105的工作时间。如图39所示，“或-与非”门135的结构中，串联连接在电源VDD、接地间的晶体管的级数是5级，由于NMOS晶体管QN1经常处于导通状态，故实际上是4级。

另一方面，在S-FF103、104中使用的“或-与非”门133(参照图33)中，在接地间串联连接的晶体管的级数是6级。

因而，实施例19的S-FF105与实施例18的S-FF104相比，可谋求在正常模式时的工作速度的高速化。

<测试电路>

在这样的结构的S-FF105中，与实施例18的S-FF104相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例19的半导体集成电路装置的测试电路。

再有，通过将实施倒19的测试电路如图8所示那样与冗余电路14连接，当然也可控制冗余电路14。

<控制信号发生电路>

通过在半导体集成电路装置的输入引脚和实施例19的测试电路之间设置图36中示出的控制信号发生电路114，与实施例18相同，可与现有的带有测试功能的RAM合在一起。

《实施例20》

图40是示出作为本发明的实施例20的DRAM、SRAM等的半导体集成电路装置的测试电路中使用的扫描触发器106的结构的电路图。

如图40中所示，比较器124由倒相器174、180、“或”门175、179、“与非”门181和“与非”门178的一部分功能构成，倒相器174接收输入数据D或输入数据DO，在“或”门179的一个输入端接收比较控制信号CMP1L，在另一个输入端接收输入数据D或输入数据DO，在“或”门175的一个输入端接收比较控制信号CMP0L，另一个输入端与倒相器174的输出端连接。

“与非”门181的一个输入端与”或”门179的输出端连接，另一个输入端与倒相器180的输出端连接。通过将上述的“与非”门181和“或”门179形成为一体，构成带有第2输入端的“或-与非”门137。

“或”门176在一个输入端接收串行输入SI，在另一个输入端接收测试模式信号TMSI。“或”门177在一个输入端接收测试模式信号TMFB，在另一个输入端接收来自D-FF27的Q输出。

“与非”门178接收“或”门175～177的输出，进行3个“或”运算结果、即“或”门175～177的输出的“与非”运算，将其运算结果供给倒相器180的输入端。

通过将上述的“与非”门178和“或”门175～177形成为一体，构成“或-与非”门136。其它的结构与图35中示出的实施例18的S-FF104相同。

这样的结构的实施例20的S-FF106与实施例18的S-FF104完全相同，将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，根据比较控制信号CMP0L和比较控制信号CMP1L，可进行正常模式、维持模式、移位模式、第1～第3测试模式和置位模式下的工作，起到与实施例18的S-FF104同样的效果。

图41是示出“或-与非”门137的内部结构的电路图。如该图所示，在电源VDD、接地电平间串联连接PMOS晶体管QA1、QA0、传输门TF1和NMOS晶体管QN2。

再者，对于PMOS晶体管QA1、QA0，分别并联连接PMOS晶体管QP2。

将第1A输入INA1和第0A输入INA0分别输入到传输门TF1的2个NMOS栅的一个和另一个上，同时分别输入到PMOS晶体管QA1和QA0的栅上。将第2输入INB输入到NMOS晶体管QN2的栅上，同时输入到PMOS晶体管QP2的栅上。

通过这样来构成，可得到“或-与非”门137，该“或-与非”门137从输出OUT输出来自第1A输入INA1和第0A输入INA0的“或”运算结果与来自第2输入INB的信号的“与非”运算结果。

再有，“或-与非”门136的内部结构与图28中示出的“或-与非”门131的内部结构成为等效的结构。

上述结构的S-FF106在进行输入数据D的非反转值取入的正常模式时，由于将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，比较控制信号CMP1L定为“0”，比较控制信号CMP0L定为“1”，故倒相器180的输出固定于“1”。

因而，在进行输入数据D的非反转值取入的正常模式时，根据“或-与非”门137的运算处理时间来决定S-FF106的工作时间。如图41所示，“或-与非”门137的结构中，串联连接在电源VDD、接地间的晶体管的级数是4级，由于NMOS晶体管QN2经常处于导通状态，故实际上是3级。

因而，实施例20的S-FF106，与实施例18的S-FF104相比是不用说的，即使与实施例19的S-FF105相比，也可谋求实现在进行输入数据D的非反转值取入的正常模式时的工作速度的高速化。

<测试电路>

在这样的结构的S-FF106中，与实施例18的S-FF104相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例20的半导体集成电路装置的测试电路。

再有，通过将实施例20的测试电路如图8所示那样与冗余电路14连接，当然也可控制冗余电路14。

<控制信号发生电路>

通过在半导体集成电路装置的输入引脚和实施例20的测试电路之间设置图36中示出的控制信号发生电路114，与实施例18相同，可与现有的带有测试功能的RAM合在一起。

《实施例21》

图42是示出作为本发明的实施例21的DRAM、SRAM等的半导体集成电路装置的测试电路中使用的扫描触发器107的结构的电路图。

如图42中所示，其特征在于，设置了“或”门182、倒相器183和“与非”门184，来代替图32中所示的实施例17的S-FF103的选择器26。

“或”门182在一个输入端接收移位模式信号SM2，在另一个输入端接收输入数据D。”与非”门184的一个输入端与”或”门182的输出端连接，另一个输入端与倒相器168的输出端连接。”与非”门184的输出通过倒相器183与D-FF27的数据输入D连接。

通过将上述的“与非”门184和“或”门182形成为一体，构成带有第2输入端的“或-与非”门138。再有，“或-与非”门138的内部结构与图41中示出的“或-与非”门137的内部结构等效。

再有，由于其它的结构与图32中示出的实施例17的S-FF103相同，故省略其说明。

这样的结构的实施例21的S-FF107与实施例17的S-FF103完全相同，将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，根据比较控制信号CMP0L和比较控制信号CMP1L，可进行正常模式、维持模式、移位模式、第1～第3测试模式和置位模式下的工作，起到与实施例17的S-FF103同样的效果。

上述结构的S-FF107在正常模式时，由于将测试模式信号TMSI定为“1”，测试模式信号TMFB定为“1”，比较控制信号CMP1L定为“1”，比较控制信号CMP0L定为“1”，故倒相器168的输出固定于“1”。

因而，在正常模式时，根据“或-与非”门138的运算处理时间来决定S-FF107的工作时间。由于“或-与非”门138的内部结构与图41中示出的“或-与非”门137的结构是等效的，故串联连接在电源VDD、接地间的晶体管的级数是4级，由于NMOS晶体管QN2经常处于导通状态，故实际上是3级。

因而，实施例21的S-FF107，与实施例17的使用了选择器26的S-FF103相比，可谋求正常模式时的工作速度的高速化。

实施例21的S-FF107通过使用逻辑门182-184来实现与选择器26同等的功能以代替选择器26，可在用CMOS电路构成的情况下用比较简单的电路结构来进行比较高速的选择工作。

<测试电路>

在这样的结构的S-FF107中，与实施例17的S-FF103相同，通过作为构成图2中示出的第1结构的测试电路10或图3中示出的第2结构的测试电路16的各自的扫描总线的SFF<0>～SFF<4>使用，来实现实施例21的半导体集成电路装置的测试电路。

再有，通过将实施例21的测试电路如图8所示那样与冗余电路14连接，当然也可控制冗余电路14。

<控制信号发生电路>

此外，通过在半导体集成电路装置的输入引脚和实施例21的测试电路之间设置图34中示出的控制信号发生电路113，与实施例17相同，可与现有的带有测试功能的RAM合在一起。

《其它》

再有，在上述的实施例中，构成测试电路的扫描总线的初级的S-FF(图2、图3的SFF<3>、图13的MSFF<3>等)也与其后级的S-FF一样，使用了能进行考虑了串行输入SI的故障判定的第1测试模式的测试的本申请发明的S-FF，但由于初级的S-FF的串行输入SI与测试结果无关，故即使使用图26中示出的那样的只能进行不考虑串行输入SI的第2测试模式的测试的现有结构的S-FF，也没有关系。

此外，也可只在由构成扫描总线的S-FF中的连续的1个以上的S-FF构成的一部分S-FF中使用能进行第1测试模式的测试的S-FF。此时，通过在观察上述一部分S-FF的最后一级的串行输出SO的同时进行第1测试模式的测试，该测试范围成为对应于一部分S-FF(如果上述一部分S-FF中存在与初级的S-FF之前连接的S-FF，则也包含该S-FF的数据输出)的RAM的位。

再有，在上述的实施例中，作为测试对象的存储电路示出了RAM(随机存取存储器)，但也可使用FIFO存储器那样的顺序存取(sequentialaccess)的存储电路。

再有，在上述的实施例18～实施例21(图35、图37、图40和图42)中，如图46所示，示出了在D-FF27的D输入侧设置倒相器168、“或-与非”门的输出数据DINV通过倒相器168供给D-FF27的D输入端的结构，但也可如图47所示作成下述的结构：直接将输出数据DINV供给D-FF27的D输入端，在D-FF27的Q输出侧设置倒相器168，将倒相器168的输出作为串行输出SO和数据输出Q来输出。

即，如果将实施例18(图35)的结构举例来说明，则如果预先构成能对“或”门163～166的输出进行“与”运算处理的比较器123、“或-与非”门133、倒相器168和D-FF的合在一起的部分的结构，则倒相器168配置在D-FF27的D输入侧或Q输出侧都可以。

同样，即使在上述的实施例15～实施例17(图27、图30和图32)中，如图47中所示，也可作成将设置于选择器26的“1”输入侧的倒相器168设置在D-FF27的Q输出侧的结构。但是，在该结构的情况下，有必要也在选择器26的“0”输入与输入数据D之间另外设置倒相器。再有，在半导体集成电路装置内存在多个RAM的情况下，也可这样来构成半导体集成电路装置：传递另一个RAM的测试电路的串行输出数据SODO，作为某个RAM的测试电路的串行输入数据SIDO。此时，有必要在构成后级的RAM的测试电路的扫描总线的初级的S-FF中也使用能进行第1测试模式的测试的S-FF。

此外，在上述的实施例中，作为半导体集成电路装置主要举出了DRAM为例，但当然本发明可适用于在内部具有数据存储部的所有的半导体集成电路装置。

如以上所说明的那样，本发明的第1方面所述的半导体集成电路装置中的多个S-FF中连续的1个以上的S-FF的故障信息传递装置在第1测试模式时，在除比较结果数据之外的包含串行输入数据的故障判定用的数据组中至少1个数据指示故障时，输出指示故障的串行输出数据。

因而，如果上述连续的1个以上的S-FF的第一级～最后一级各自的串行输出数据和上述第一级的S-FF的串行输入数据中任一个数据指示故障，则指示故障的串行输出数据从最初输出的S-FF到最后一级的S-FF传播指示故障的串行输出数据。

其结果，在第1测试模式时，通过只观察上述最后一级的S-FF的串行输出数据，就可至少对于与上述连续的1个以上的S-FF对应的部分早期地识别被测试的存储电路的故障的有无。

此外，本发明的第2方面所述的半导体集成电路装置通过存储用的数据输出装置，在第1测试模式时，在故障判定用的数据组中至少1个数据指示故障时，将指示故障的存储用的数据作为锁存数据存储于数据存储部中，串行输出数据包含锁存数据。

因而，可将将指示故障的串行输出数据作为锁存数据保存于数据存储部中。

此外，在本发明的第3方面所述的半导体集成电路装置中，由于故障判定数据组还包含锁存数据，故如果指示故障的锁存数据一旦保存于数据存储部中，则就继续保存指示故障的锁存数据。

本发明的第4方面所述的半导体集成电路装置在第1测试模式时，在比较结果数据和锁存数据中至少1个数据指示故障时，通过存储用的数据输出装置，使指示故障的锁存数据存储于数据存储部中，再者，通过串行数据输出装置，在串行输入数据和锁存数据中至少1个数据指示故障时，输出指示故障的串行输出数据。

因而，如果包含串行输入数据、比较结果数据和锁存数据的故障判定用的数据组中至少1个数据指示故障，则输出指示故障的串行输出数据。

此外，由于串行数据输出装置在串行输入数据指示故障时，与锁存数据的指示内容无关地输出指示故障的串行输出数据，故与确定锁存数据相比可早期地输出指示故障的串行输出数据。

在本发明的第5方面所述的半导体集成电路装置中，串行输出数据输出装置在第1测试模式时，在比较结果数据和考虑了串行输入数据的故障指示内容的锁存数据中至少1个数据指示故障时，输出指示故障的串行输出数据。

因而，如果包含串行输入数据、比较结果数据和锁存数据的故障判定数据组中至少1个数据指示故障，则输出指示故障的串行输出数据。

此外，由于串行数据输出装置在比较结果数据指示故障时，与锁存数据的指示内容无关地输出指示故障的串行输出数据，故与确定锁存数据相比可早期地输出指示故障的串行输出数据。

在本发明的第6方面所述的半导体集成电路装置中，串行输出数据输出装置在比较结果数据和本身是串行输入数据的锁存数据中至少1个数据指示故障时，输出指示故障的串行输出数据。

因而，如果包含串行输入数据和比较结果数据的故障判定数据组中至少1个数据指示故障，则输出指示故障的串行输出数据。

再者，在本发明的第7方面所述的半导体集成电路装置中，由于数据存储装置在故障观察模式时，与预定的定时信号同步，将比较结果数据作为锁存数据进行存储，故通过观察锁存数据就可容易地识别比较结果数据的故障指示内容。

本发明的第8方面所述的半导体集成电路装置具备：数据存储部；选择装置；以及存储用的数据输出装置，其中，所述数据存储部存储存储用的数据作为锁存数据和串行输出数据，所述选择装置在第1测试模式时，输出串行输入数据作为选择数据，在第2测试模式时，输出锁存数据作为选择数据，所述存储用的数据输出装置在上述第1和第2测试模式时，在选择数据和比较结果数据中的至少1个数据指示故障时，输出指示故障的存储用的数据。

因而，在第1测试模式时，如果包含串行输入数据和比较结果数据的故障判定数据组中至少1个数据指示故障，则输出指示故障的串行输出数据，在第2测试模式时，如果包含锁存数据和比较结果数据的故障判定用的数据组中至少1个数据指示故障，则输出指示故障的串行输出数据。

在本发明的第9方面所述的半导体集成电路装置中，由于比较电路分别比较预定数目的输出数据和预定数目的预期值数据，即使存在1个不一致的数据，也输出指示故障的比较结果数据，故能以预定数目的单位一并进行故障判定。

因而，相对于被测试的存储电路的多个输出数据的数目，能使用与预定数目成反比例的数目的比较少的S-FF来构成测试电路。

本发明的第10方面所述的半导体集成电路装置的存储用的数据输出装置在第2测试模式时，在比较结果数据和锁存数据中至少1个数据指示故障时，由于输出指示故障的存储用的数据，故在第2测试模式时，如果包含上述锁存数据和比较结果数据的故障判定数据组中至少1个数据指示故障，则可得到指示故障的锁存数据。

因而，通过分别使用第1和第2测试模式，在故障判定数据组中包含串行输入数据的情况下和不包含串行输入数据的情况下，可分别进行被测试的存储电路的测试。

在本发明的第11方面所述的半导体集成电路装置中，由于“与”运算装置在第1测试模式时对串行输入数据、锁存数据和比较结果数据进行“与”运算处理，故通过至少将这3个数据中的2个数据一并进行“与”运算处理，能迅速地得到指示故障信息的存储用的数据，可谋求故障检测速度的提高。

在本发明的第12方面所述的半导体集成电路装置中，将第1～第3“或”门和“与非”门形成为一体，构成“或-与非”门，所述第1～第3“或”门在第1测试模式时分别输出使串行输入数据、锁存数据和比较结果数据有效的第1～第3“或”运算结果，所述“与非”门一并进行第1～第3“或”运算结果的“与非”运算处理，输出“与非”运算结果。

“或-与非”门与个别地形成“或”门和“与非”门、或将选择器及其它逻辑门组合起来实现同等的逻辑功能的电路相比，可用简单的电路结构来实现。因而，可得到作为整体可谋求集成度的提高的半导体集成电路装置。

在本发明的第13方面所述的半导体集成电路装置中，通过将第1和第2“或”门及第1“与非”门形成为一体来构成第1“或-与非”门，将第3“或”门及第2“与非”门形成为一体来构成第2“或-与非”门，与本发明的第12方面所述的半导体集成电路装置相同，可谋求集成度的提高。

此外，由于将第2“与非”门原来接收第1和第2“或”运算结果的结构作成接收第1“与”运算结果的结构，可缩短第2“与非”门的运算处理时间，故在能早期地得到第1“与”运算结果的情况下，可实现高速工作。

在本发明的第14方面所述的半导体集成电路装置中，在存储用的数据输出装置和比较电路中共用第1和第2比较用的第3“或”门，故可谋求装置的集成度的提高。

本发明的第15方面所述的半导体集成电路装置中的存储用的数据输出装置和数据存储部的合在一起的部分还具备下述功能：在第2测试模式时，只进行锁存数据和比较结果数据的“与”运算处理，在第3测试模式时，只进行串行输出数据和比较结果数据的“与”运算处理。

因而，通过根据需要设定第1～第3测试模式，可在最佳的测试模式下进行被测试的存储电路的测试。

Claims

1．一种半导体集成电路装置，其特征在于：

具备测试电路，

所述测试电路包括：

被测试的存储电路，能根据内部的存储内容并行地输出与多个位对应的多个输出数据；以及

与所述多个输出数据对应而设置的多个扫描触发器(S-FF)，

所述多个S-FF分别通过接收上一级的S-FF的串行输出数据作为串行输入数据而串联地连接，

所述多个S-FF分别包括：

比较电路，根据所述多个输出数据中对应的至少1个输出数据与至少1个预期值数据的比较，输出指示故障的有无的比较结果数据；以及

故障信息传递装置，在第1测试模式时接收包含所述比较结果数据的故障判定用的数据组，在所述故障判定用的数据组中至少1个数据指示故障时，输出指示故障的所述串行输出数据，

所述多个S-FF中连续的1个以上的S-FF各自的所述故障信息传递装置中的所述故障判定用的数据组还包括所述串行输入数据。

2．如权利要求1所述的半导体集成电路装置，其特征在于：

所述多个S-FF各自的所述故障信息传递装置具备：

存储用的数据输出装置，在所述第1测试模式时，在所述故障判定用的数据组的至少1个数据指示故障时，输出指示故障的存储用的数据；以及

数据存储部，与预定的定时信号同步，存储所述存储用的数据作为锁存数据，

所述串行输出数据包含所述锁存数据。

3．如权利要求2所述的半导体集成电路装置，其特征在于：

所述故障判定用的数据组还包括所述锁存数据。

4．如权利要求1所述的半导体集成电路装置，其特征在于：

所述连续的1个以上的S-FF各自的所述故障信息传递装置具备：

数据存储部，与预定的定时信号同步，存储存储用的数据作为锁存数据；

存储用的数据输出装置，在所述第1测试模式时，在所述比较结果数据和所述锁存数据的至少1个数据指示故障时，输出指示故障的所述存储用的数据；以及

串行数据输出装置，在所述第1测试模式时，在所述串行输入数据和所述锁存数据中的至少1个数据指示故障时，输出指示故障的所述串行输出数据。

5．如权利要求1所述的半导体集成电路装置，其特征在于：

串行数据输出装置，在所述第1测试模式时，在所述比较结果数据和所述锁存数据中的至少1个数据指示故障时，输出指示故障的所述串行输出数据；以及

存储用的数据输出装置，在所述第1测试模式时，在所述串行输入数据和所述串行输出数据中的至少1个数据指示故障时，输出指示故障的所述存储用的数据。

6．如权利要求1所述的半导体集成电路装置，其特征在于：

数据存储装置，在所述第1测试模式设定时，与预定的定时信号同步，存储所述串行输入数据作为锁存数据；以及

串行数据输出装置，在所述比较结果数据和所述锁存数据中的至少1个数据指示故障时，输出指示故障的所述串行输出数据。

7．如权利要求6所述的半导体集成电路装置，其特征在于：

所述数据存储装置在故障观察模式时，与预定的定时信号同步，存储所述比较结果数据作为所述锁存数据。

8．如权利要求1所述的半导体集成电路装置，其特征在于：

选择装置，接收所述串行输入数据和所述锁存数据，在所述第1测试模式时，输出所述串行输入数据作为选择数据，在所述第2测试模式时，输出所述锁存数据作为所述选择数据；以及

存储用的数据输出装置，在所述第1和第2测试模式时，在所述选择数据和所述比较结果数据中的至少1个数据指示故障时，输出指示故障的所述存储用的数据，

所述串行输出数据包含所述锁存数据。

9．如权利要求1所述的半导体集成电路装置，其特征在于：所述至少1个输出数据包含2个以上的预定数目的输出数据，所述至少1个预期值数据包含所述预定数目的预期值数据，

所述比较电路分别比较所述预定数目的输出数据和所述预定数目的预期值数据，即使存在1个不一致的数据，也输出指示故障的所述比较结果数据。

10．如权利要求1所述的半导体集成电路装置，其特征在于：

数据存储部，与预定的定时信号同步，存储存储用的数据作为锁存数据；和

存储用的数据输出装置，在第2测试模式时，在所述比较结果数据和所述锁存数据中的至少1个数据指示故障时，输出指示故障的所述存储用的数据。

11．如权利要求3所述的半导体集成电路装置，其特征在于：

所述比较结果数据、所述串行输入数据、所述锁存数据和所述存储用的数据分别根据逻辑值“0”/“1”指示故障的有/无，

所述存储用的数据输出装置和所述数据存储部的合在一起的部分包含在所述第1测试模式时对所述串行输入数据、所述锁存数据和所述比较结果数据进行“与”运算处理的“与”运算装置。

12．如权利要求11所述的半导体集成电路装置，其特征在于：

所述“与”运算装置包括：

第1～第3“或”门，在所述第1测试模式时，分别输出使所述串行输入数据、所述锁存数据和所述比较结果数据有效的第1～第3“或”运算结果；和

“与非”门，同时接收所述第1～第3“或”运算结果，一并进行所述第1～第3“或”运算结果的“与非”运算处理，输出“与非”运算结果，

将所述第1～第3“或”门和所述“与非”门形成为一体，构成“或-与非”门。

13．如权利要求11所述的半导体集成电路装置，其特征在于：

所述“与”运算装置包括：

第1和第2“或”门，在所述第1测试模式时，分别输出使所述串行输入数据和所述锁存数据有效的第1和第2“或”运算结果；

第1“与非”门，同时接收所述第1和第2“或”运算结果，一并进行所述第1和第2“或”运算结果的“与非”运算处理，并输出第1“与非”运算结果；

倒相器，将所述第1“与非”运算结果在逻辑上反转后输出第1“与”运算结果；

第3“或”门，在第1测试模式时，输出使所述比较结果数据有效的第3“或”运算结果；以及

第2“与非”门，同时接收所述第1“与”运算结果和所述第3“或”运算结果，一并进行所述第1“与”运算结果和所述第3“或”运算结果的“与非”运算处理，并输出第2“与非”运算结果，

将所述第1、第2“或”门和所述第1“与非”门形成为一体，构成第1“或-与非”门，同时将所述第3“或”门和所述第2“与非”门形成为一体，构成第2“或-与非”门。

14．如权利要求11所述的半导体集成电路装置，其特征在于：

还具备比较控制信号发生电路，所述比较控制信号发生电路在所述第1测试模式时，输出根据所述至少1个预期值将一个定为“1”另一个定为“0”的第1和第2比较控制信号，

所述至少1个输出数据包含取作“1”或“0”的值的1位输出数据，所述第3“或”运算结果包含第1比较用的第3“或”运算结果和第2比较用的第3“或”运算结果，

所述第3“或”门包括：

第1比较用的第3“或”门，进行所述1位输出数据与所述第1比较控制信号的“或”运算，并输出所述第1比较用的第3“或”运算结果；和

第2比较用的第3“或”门，进行所述1位输出数据的反转值与所述第2比较控制信号的“或”运算，并输出所述第2比较用的第3“或”运算结果，

在所述存储用的数据输出装置和所述比较电路中共用所述第1和第2比较用的第3“或”门。

15．如权利要求11所述的半导体集成电路装置，其特征在于：

所述存储用的数据输出装置和所述数据存储部的合在一起的部分还具备下述功能：在所述第2测试模式时，只进行所述锁存数据和所述比较结果数据的“与”运算处理，在所述第3测试模式时，只进行所述串行输入数据和所述比较结果数据的“与”运算处理。